DE112007001161B4 - Selektives Bilden von Abstandhaltern auf Transistoren unterschiedlicher Klassen auf derselben Baugruppe - Google Patents

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Abstract

Verfahren, das aufweist: Bilden eines ersten, zweilagigen Abstandhalters (236), der eine erste und eine zweite Abstandshalterlage umfasst, auf einer Gatterstruktur (222) einer ersten Klasse von Transistoren (214) auf einem Substrat, wobei die erste Klasse der Transistoren (214) auf demselben Substrat gebildet ist wie eine zweite Klasse von Transistoren (204), die von der ersten Klasse der Transistoren (214) unterschiedlich ist; und danach Bilden eines zweiten Abstandhalters auf einer Gatterstruktur (212) der zweiten Klasse der Transistoren (204) und nicht auf dem ersten Abstandhalter (236), wobei das Bilden des ersten Abstandhalters (236) aufweist: Bilden einer ersten dielektrischen Schicht (224) auf der ersten Klasse der Transistoren (214) und der zweiten Klasse der Transistoren (204); selektives Bilden einer Fotolackschicht (226), die die zweite Klasse der Transistoren (204) bedeckt und die erste Klasse der Transistoren (214) frei lässt; selektives Entfernen der ersten dielektrischen Schicht (224), so dass die erste dielektrische...

Description

  • GEBIET DER ERFINDUNG
  • Halbleiterbauelementherstellung.
  • HINTERGRUND DER ERFINDUNG
  • Metall-Oxid-Halbleiter (MOS – Metal Oxide Semiconductor)-Transistoren sind die grundlegenden Baublöcke für moderne integrierte Schaltungen. Eine typische hochintegrierte Schaltung, so wie eine mikroelektronische Baugruppe, kann Millionen Transistoren auf einem einzigen Siliziumsubstrat enthalten, das nicht größer ist als ein Daumennagel. Im Allgemeinen kann ein Transistor oder eine Baugruppe, und hiernach austauschbar so bezeichnet, eine Gatterstruktur umfassen, die auf dem Substrat gebildet ist, mit einem Quellenbereich und einem Senkenbereich, die voneinander durch die Gatterstruktur getrennt sind und innerhalb des Substrates benachbart der Gatterstruktur ausgebildet sind. Bei einem Transistor kann an einen elektronischen Schalter mit drei Knoten gedacht werden. Wenn eine Spannung an einen ersten Knoten des Transistors, d. h. das Gatter, angelegt wird, wird der Fluss des elektrischen Stromes zwischen den beiden anderen Knoten, d. h. dem Quellen- und dem Senkenbereich, durch einen Kanalbereich unterhalb des Gatters moduliert. Um zum Beispiel einen Typ eines n-Kanal(NMOS)-Transistors ”EIN” zuschalten, wird eine positive Spannung an das Gatter angelegt, so dass ein elektrischer Strom, zwischen der Quelle und der Senke fließen kann. Um diesen Transistor ”AUS” zuschalten, werden Null Volt an das Gatter angelegt, was den Fluss des elektrischen Stromes zwischen der Quelle und der Senke abschneidet.
  • Der Typ des Transistors bei einer mikroelektronischen Baugruppe ändert sich abhängig von seiner geplanten Funktion. Beispiele für Transistoren umfassen NMOS- und PMOS-Transistoren, die in logischen Schaltungen verwendet werden, und NMOS- und PMOS-Transistoren, die in SRAM-Schaltungen verwendet werden. Im Allgemeinen erfordert die Funktion von Speichertransistoren weniger Leistung (und daher einen langsameren Stromfluss), während Logik-Transistoren mehr Leistung erfordern (und daher einen schnelleren Stromfluss). Leistung (dargestellt durch die Formel Leistung gleich I × V, wobei I gleich dem Strom und V gleich der Spannung ist) wird durch die Geschwindigkeit von Elektronen, die sich von dem Quellen- und dem Senkenbereich durch den Kanalbereich bewegen, gemessen. Ein Verfahren zum Steuern dieser Bewegung und somit der Leistung eines gegebenen Transistors besteht darin, den Abstand von dem Quellenbereich zu dem Senkenbereich zu steuern. Typischerweise, da Speichertransistoren weniger Leistung erfordern, ist der Abstand von dem Quellenbereich zu dem Senkenbereich größer, wenn mit dem eines Logik-Transistors verglichen wird.
  • Der Abstand zwischen dem Quellenbereich und dem Senkenbereich beeinflusst auch den Verlust des Stromflusses in dem AUS-Zustand. ”Verlust” ist die Menge an Strom, die durch den Transistor fließt, wenn er in dem AUS-Zustand ist. Obwohl ein gegebener Transistor in dem AUS-Zustand ist, fließt weiter eine kleine Menge an Strom durch den Kanalbereich. Der Gesamtstrom eines Transistors wird durch den Stromfluss sowohl in dem EIN- als auch in dem AUS-Zustand gemessen. Das heißt, der Strom (I) ist gleich IEIN + IAUS, wobei IAUS im Vergleich zu IEIN sehr klein ist. Je größer der Abstand zwischen dem Quellenbereich und dem Senkenbereich ist, desto geringer ist der Verlust. Der Kompromiss besteht jedoch darin, dass die Gesamtgeschwindigkeit des Transistors verringert wird.
  • Die US 2004/0229463 A1 offenbart isolierende Seitenwand-Filme auf Seitenflächen einer Gatterelektrode. Es werden eine erste Gatterelektrode und ein erster Seitenwand-Film als eine Maske verwendet, um eine Ionenimplantation durchzuführen. Mit einer zweiten Gatterelektrode und einem zweiten Seitenwand-Film als einer Maske wird ebenfalls eine Ionenimplantation durchgeführt, wobei jedes Mal ein Quellenbereich und ein Senkenbereich konfiguriert werden sollen. Die beiden Seitenwand-Filme maskieren dazu einen Bereich mit niedriger Konzentration an Verunreinigungen. Weitere isolierende Schichten wirken mit darunter liegenden Teilbereichen mit hoher Konzentration an Verunreinigungen als Widerstandselemente, um den Widerstand gegenüber elektrostatischem Durchschlag zu verbessern.
  • KURZER ABRISS DER ERFINDUNG
  • Es ist die Aufgabe der vorliegenden Erfindung, ein einfaches Herstellungsverfahren für Transistoren anzugeben, um Verluste im ausgeschalteten Zustand bei logischen Transistoren zu verringern, wenn unterschiedliche Klassen von Transistoren, z. B. Logiktransistoren und Speichertransistoren, auf demselben Substrat vorgesehen sind.
  • Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst. Bevorzugte Ausführungsformen sind Gegenstände der Unteransprüche.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A veranschaulicht eine mikroelektronische Baugruppe.
  • 2A zeigt eine Querschnitts-Seitenansicht eines Bereiches einer mikroelektronischen Baugruppe, der eine erste Klasse eines Transistors und eine zweite Klasse eines Transistors trägt, zu Beginn eines Verfahrens gemäß der Erfindung.
  • 2B zeigt 2A anschließend an das Bilden einer ersten Abscheideschicht.
  • 2C zeigt 2B anschließend an das Bilden einer Blockierschicht auf dieser.
  • 2D zeigt 2C anschließend an das selektive Ätzen.
  • 2E zeigt 2D anschließend an das Bilden einer zweiten Abscheideschicht auf dieser.
  • 2F zeigt 2E anschließend an den selektiven Ätzprozess.
  • 2G zeigt 2F während eines weiteren selektiven Ätzprozesses.
  • 2H zeigt 2G anschließend an den weiteren selektiven Ätzprozess.
  • 2I zeigt 2H anschließend an einen noch weiteren Ätzprozess.
  • 3 veranschaulicht eine schematische Darstellung einer Ausführungsform eines erfindungsgemäßen Verfahrens zum selektiven Abscheiden von Abstandhaltern auf einer mikroelektronischen Baugruppe.
  • 4 zeigt ein Computersystem, das einen Mikroprozessor umfasst, der in einem Paket eingeschlossen ist, das auf einer gedruckten Leiterkarte angebracht wird.
  • GENAUE BESCHREIBUNG
  • Die Herstellung von Transistoren kann das Bilden von ”Abstandhalter”-Strukturen benachbart den Gatterstrukturen umfassen. Abstandhalter isolieren Gatterstapel und sorgen für einen Abstand zwischen einem Quellenbereich und einem Senkenbereich, um beispielsweise den Verlust im ”AUS”-Zustand herabzusetzen, was folglich die Leistung verringert. Bei manchen Herstellungsverfahren wird eine formgetreue Schicht auf dem Substrat mit einer Vielzahl von Gatterstrukturen darauf abgeschieden. Die formgetreue Schicht wird dann anisotrop geätzt, was Abstandhalterstrukturen benachbart den Gatterstrukturen belässt. ”Anisotropes Ätzen” ist ein Ätzprozess, der wenig oder kein Hinterschneiden zeigt, was zu Merkmalen führt, deren Seiten senkrecht zu der darunter liegenden Schicht sind.
  • Bei manchen Verfahren zum Herstellen mikroelektronischer Baugruppen wird das Leistungsverhalten einer Baugruppe verbessert, wenn die Quellen- und Senkenbereiche zum Beispiel mit Silizium-Germanium SiGe oder Silizium-Kohlenstoff SiC dotiert werden. SiGe kann derart eingeführt werden, dass es eine Druckbelastung auf einen Kanalbereich verursacht, was wiederum die Geschwindigkeit von Löchern erhöht, die sich von dem Quellenbereich zu dem Senkenbereich einer PMOS-Baugruppe bewegen. SiC kann derart eingeführt werden, dass es eine Zugbelastung bei einem Kanalbereich hervorruft, was wiederum die Geschwindigkeit von Elektronen erhöht, die sich von dem Quellenbereich zu dem Senkenbereich einer NMOS-Baugruppe bewegen. Bei manchen Anwendungen jedoch ermöglichen herkömmliche Verfahren zum Herstellen von Abstandhalterstrukturen keinen ausreichenden Raum zwischen Gatterstrukturen zum Dotieren der Quellen- und Senkenbereiche, die sich zwischen den Gattern abwechseln.
  • Gegenwärtige Prozesse zum Herstellen komplementärer Metall-Oxid-Halbleiter(CMOS – Complementary Metal Oxide Semiconductor) für mikroelektronische Baugruppen beinhalten Transistorbauelemente in einer Ausgestaltung mit mehreren Abschnitten (isoliert und etwas zufällig ausgerichtet) und SRAM-Anordnungsbaugruppen auf demselben Substrat. Aufgrund der großen Anzahl von SRAM-Baugruppen in einer Anordnung ist der Abstand von Gatter zu Gatter zwischen SRAM-Baugruppen im Allgemeinen kleiner im Vergleich zu dem Abstand von Gatter zu Gatter zwischen Logik-Transistoren, die in der Anzahl geringer und zufällig angeordnet sind. Bei manchen Anwendungen kann eine erste Klasse von Transistoren, die sich auf demselben Substrat befindet wie eine zweite Klasse von Transistoren, eine Abnahme des Verlustes im AUS-Zustand zu Lasten verringerter Leistung haben. Bei manchen Ausführungsformen kann eine erste Klasse von Transistoren Transistoren mit einem ersten vorbestimmt bemessenen Abstandhalter umfassen und eine zweite Klasse von Transistoren kann Transistoren mit einem zweiten unterschiedlich vorbestimmt bemessenen Abstandhalter umfassen. Eine solche Ausführungsform kann beispielsweise bei einer Batterie für einen Laptop-Computer zweckmäßig sein, bei dem die Geschwindigkeit des Computers ihren Ausgleich in einer längeren Lebensdauer der Batterie findet. Bei einigen Ausführungsformen besteht eine Vorgehensweise, dieses zu bewerkstelligen, darin, die Größe des Abstandhalters zu erhöhen. Jedoch können Herstellungsverfahren das Abscheiden einer formgetreuen Schicht auf einem Chip, auf dem sich unterschiedliche Klassen von Transistoren befinden, umfassen, wobei das Abscheiden nicht zwischen den unterschiedlichen Klassen der Transistoren unterscheidet. Als ein Ergebnis haben die Abstandhalter, die danach gebildet sind, im Wesentlichen dieselbe Dicke in Bezug auf die unterschiedlichen Klassen der Transistoren. Während eine Verringerung des Verlustes im AUS-Zustand bei einer Klasse von Transistoren, z. B. PMOS-Logik-Transistoren erreicht wird, kann dies somit zu einem stark verschlechterten Leistungsverhalten bei manchen Transistoren führen, bei denen es einen geringen Abstand von Gatter zu Gatter gibt, so wie in einer SRAM-Transistoranordnung oder in gestapelten Baugruppen, was zu einem verschlechterten Leistungsverhalten und letztendlich zum Funktionsausfall führt.
  • Bei manchen Anwendungen kann eine mikroelektronische Baugruppe, die repräsentativ in der 1A gezeigt ist, sowohl Logik-Transistoren 102 als auch andere Arten von Transistoren 104 auf demselben Chip 100 umfassen. Andere Arten von Transistoren können SRAM-Speicher umfassen, sind jedoch nicht darauf beschränkt, hiernach insgesamt als ”Nicht-Logik-Transistoren” bezeichnet. Logik-Transistoren erfordern im Allgemeinen mehr Leistung im Vergleich zu Nicht-Logik-Transistoren. Somit kann der Abstand zwischen dem Quellen- und dem Senkenbereich bei Logik-Transistoren kleiner sein, wenn mit Nicht-Logik-Transistoren verglichen wird. Als eine Folge kann IAUS in Logik-Transistoren höher sein, wenn mit Nicht-Logik-Transistoren verglichen wird. Bei manchen Anwendungen, so wie denjenigen Anwendungen, die ein langsameres Leistungsverhalten, jedoch eine längere Lebensdauer erfordern, können die Logik-Transistoren so konfiguriert werden, dass sie einen geringen IAUS haben.
  • 1B stellt einen MOS-Transistor 108 dar. Der MOS-Transistor umfasst eine Gatterstruktur 110, einen Quellenbereich 112 und einen Senkenbereich 114, die auf einem Substrat 124 gebildet sind. Die Gatterstruktur 110 kann Abstandhalter 118 umfassen, die sich angrenzend an diese befinden. In dem EIN-Zustand, d. h. wenn negative Spannung angelegt wird, fließen Löcher von dem Quellenbereich 112 zu dem Senkenbereich 114 durch den Kanalbereich 116, was repräsentativ durch den Pfeil 120 angezeigt ist. In dem AUS-Zustand, d. h. wenn keine Spannung angelegt ist, fließt weiter eine kleine Menge Strom oder Verlust vom Quellenbereich 112 zum Senkenbereich 114 durch den Kanalbereich 116. Der Verlust ist eine direkte Funktion des Abstandes zwischen dem Quellenbereich 112 und dem Senkenbereich 114, repräsentativ mit dem Pfeil 122 gezeigt. Das heißt, die kleinere Gatterstruktur 110 sorgt für einen kleineren Abstand zwischen dem Quellen- und dem Senkenbereich 110 bzw. 112. Eine solche Ausgestaltung erlaubt im Allgemeinen eine relativ höhere Geschwindigkeit auf Kosten eines hohen Verlustes.
  • 1C stellt einen SRAM-Transistor 130 dar. Der SRAM-Transistor umfasst eine Gatterstruktur 126, eine Gatterstruktur 128, einen Quellenbereich 130 und einen Senkenbereich 132, die auf einem Substrat 138 gebildet sind. Ähnlich wie bei dem Transistor in 1B sind ebenso ein Kanalbereich 134 und Abstandhalter 136 vorgesehen. Der Abstand zwischen der Quelle 130 und der Senke 132 ist repräsentativ mit dem Pfeil 136 gezeigt. Die größere Gatterstruktur 128 bildet einen größeren Abstand zwischen dem Quellenbereich 130 und dem Senkenbereich 132. Eine solche Ausgestaltung erlaubt im Allgemeinen eine relativ niedrigere Geschwindigkeit bei niedrigem Verlust.
  • Auf einem Chip können MOS-Logik-Transistoren zufällig angeordnet werden, während Nicht-Logik-Transistoren in einer Anordnung angeordnet werden können. Bei manchen Ausführungsformen belegt eine Anordnung einen größeren Raum im Vergleich zu den zufällig angeordneten Logik-Transistoren auf einem gegebenen Chip. Damit sollte der Abstand von Gatter zu Gatter, d. h. das Teilungsmaß, für eine Anordnung aus Nicht-Logik-Transistoren, so wie eine SRAM-Anordnung, so klein wie möglich sein. Bei Logik-Transistoren kann das Teilungsmaß ungefähr 180 Nanometer (nm) sein. Bei SRAM-Transistoren kann das Teilungsmaß ungefähr 160 nm sein.
  • Die 2A–2I veranschaulichen eine Ausführungsform eines erfindungsgemäßen Verfahrens mit selektivem Bilden eines Abstandhalters auf einer Gatterstruktur einer ersten Klasse von Transistoren. 2A zeigt einen Bereich einer mikroelektronischen Baugruppe 100, repräsentativ als Chip 200 gezeigt, der ein Substrat 202 mit einem Transistor 214 einer ersten Klasse und einem Transistor 204 einer zweiten Klasse, die sich darauf befinden, umfasst. Der Transistor 204 kann eine Ätzsperre 206, eine Gatterelektrode 208 und ein Dielektrium 210 umfassen, insgesamt eine Gatterstruktur 212. Der Ätzsperrbereich 206 kann zum Beispiel Siliziumnitrid (Si3N4), Oxinitrid (SiOyNx) und dergleichen sein; die Gatterelektrode 208 kann zum Beispiel ein polykristalliner Halbleiter sein, so wie polykristallines Silizium (Polysilizium), Polysilizium-Germanium (Poly-SiGe) oder ein Metall, das zum Beispiel eine Arbeitsfunktion hat, die für einen Halbleiter vom p-Typ oder vom n-Typ geeignet ist; und das Dielektrikum 210 kann ein nicht leitendes Material sein, so wie Siliziumdioxid, Siliziumnitrid und dergleichen. Der Transistor 214 kann eine Ätzsperre 216, eine Gatterelektrode 218 und ein Dielektrikum 220, insgesamt eine Gatterstruktur 222, umfassen. Die Materialien der Gatterstruktur 222 können denen der Gatterstruktur 212 ähnlich sein. Bei manchen Ausführungsformen kann der Transistor 204 ein NMOS oder PMOS innerhalb eines SRAM oder eines NMOS-Logik-Transistors sein und der Transistor 214 kann ein PMOS-Logik-Transistor sein.
  • 2B zeigt ein Bilden einer ersten Abscheideschicht 224 auf der mikroelektronischen Baugruppe 100 der 2A. Die erste Abscheideschicht 224 ist eine dielektrische Schicht. Bei manchen Ausführungsformen kann die erste Abscheideschicht 224 formgetreu sein. Die erste Abscheideschicht 224 kann in einem Bereich von ungefähr 5 nm (50 Angstrom (Å)) bis 150 nm (1500 Å) sein. Bei manchen Ausführungsformen kann die erste Abscheideschicht 224 in einem Bereich von ungefähr 20 bis 60 nm (200 Å bis 600 Å) sein. Die erste Abscheideschicht 224 kann durch Prozesse aufgebracht werden, die auf dem Gebiet bekannt sind. Beispiele solcher Prozesse umfassen, sind jedoch nicht beschränkt auf das physikalische Abscheiden aus der Gasphase (PVD – Physical Vapor Deposition), das Atomschicht-Abscheiden (ALD – Atomic Layer Deposition), das chemische Abscheiden aus der Gasphase (CVD – Chemical Vapor Deposition), CVD bei niedrigem Druck, plasmaunterstütztes CVD oder irgendein anderer geeigneter Prozess.
  • 2C zeigt ein selektives Bilden einer Blockierschicht 226 auf der mikroelektronischen Baugruppe 100 der 2B. Die Blockierschicht 226 ist eine Fotolackschicht. Fotolacke können durch einen Prozess aufgetragen werden, der als Fotolithografie bekannt ist, auch als Fotomaskieren bekannt. ”Fotolithografie” ist ein Prozess, der verwendet wird, um ausgewählt Strukturen auf einer Substratfläche zu erzeugen. ”Strukturierung” ist der grundlegende Arbeitsgang, der bestimmte Bereiche der obersten Schicht in einem gegebenen Herstellungsschritt von der Substratfläche entfernt. Fotolacke können entweder negativ oder positiv sein. In beiden Formen sind Fotolacke dreikomponentige Materialien, die eine Matrix, eine lichtaktive Verbindung und ein Lösemittel umfassen. Für Positivlacke kann die Matrix ein Novolac-Harz mit niedrigem Molekulargewicht sein, die lichtaktive Komponente kann eine Diazonaphthaquinon-Verbindung sein und das Lösemittel kann eine Mischung aus n-Butylacetat, Xylen und Cellosolve-Acetat sein. Bei negativen Fotolacken kann die Matrix zyklisches synthetisches Gummiharz sein, die lichtaktive Komponente kann eine Bis-Arylazid-Verbindung sein und das Lösemittelsystem kann ein aromatisches Lösemittel sein. Bei manchen Ausführungsformen kann die Blockierschicht 226 selektiv auf einen Transistor 204 der zweiten Klasse abgeschieden oder aufgebracht werden. Bei manchen Ausführungsformen kann die Blockierschicht 226 auf eine Anordnung aus Transistoren aufgebracht werden.
  • 2D zeigt die Baugruppe aus der 2C anschließend an das selektive Entfernen der ersten Abscheideschicht 224. Bei manchen Ausführungsformen kann die erste Abscheideschicht 224 von der Gatterstruktur 222 trockengeätzt werden, während die Blockierschicht 226 auf der Gatterstruktur 212 verbleibt. Trockenätzen kann durch solche Prozesse durchgeführt werden, die reaktives Ionenätzen, Sputterätzen und Gasphasenätzen umfassen, jedoch nicht darauf beschränkt sind. Das Trockenätzen kann zu einem isotropen Ätzen führen. ”Isotropes Ätzen” ist ein Prozess, bei dem das Ätzen in alle Richtungen geschieht, was Hinterschneiden hervorruft. Nachdem das Trockenätzen auf dem freiliegenden Bereich der erste Abscheideschicht 224 durchgeführt ist, kann die Blockierschicht 226 von der Gatterstruktur 212 durch einen Prozess entfernt werden, der als ”Veraschung” bekannt ist. ”Veraschung” ist ein Verfahren des Abstreifens von Fotolack, das ein hochenergetisches Gas verwendet, üblicherweise ein Sauerstoffplasma oder Ozon, um den Fotolack abzubrennen. Das Ergebnis ist die Gatterstruktur 222 mit einer ersten Abstandhalterlage 228 benachbart dieser und die Gatterstruktur 212, überdeckt mit der ersten Abscheideschicht 224, die im Wesentlichen oder vollständig unversehrt ist.
  • 2E zeigt die Baugruppe aus der 2D anschließend an das Bilden einer zweiten Abscheideschicht darauf. Die zweite Abscheideschicht 230 ist ein dielektrisches Material, das bei manchen Anwendungen ein von dem der ersten Abscheideschicht 227 unterschiedliches Material sein kann. Beispiele für dielektrische Materialien für die zweite Abscheideschicht umfassen Nitride, so wie (Si3N4), (SiOyNx) und dergleichen, sind jedoch nicht darauf beschränkt. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 formgetreu sein. Die zweite Abscheideschicht 230 kann in einem Bereich von ungefähr 10 bis 100 nm (100 Å bis 1000 Å) sein. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 in einem Bereich von ungefähr 20 bis 60 nm (200 Å bis 600 Å) sein. Die zweite Abscheideschicht 230 kann durch Prozesse aufgetragen werden, die auf dem Gebiet bekannt sind, einschließlich, jedoch nicht beschränkt auf PVD, ALD, CVD, CVD bei niedrigem Druck, plasmaunterstütztem CVD oder irgendeinem anderen geeigneten Prozess.
  • 2F zeigt die Baugruppe aus der 2E anschließend an das Entfernen der zweiten Abscheideschicht 230. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 von den Gatterstrukturen 212 und 222 beider Transistoren 204 und 214 trockengeätzt werden. Das Trockenätzen kann durch solche Prozesse ausgeführt werden, die reaktives Ionenätzen, Sputterätzen und Ätzen in der Gasphase umfassen, jedoch nicht darauf beschränkt sind. Trockenätzen kann zu isotropem Ätzen führen. Nach dem Ätzen verbleibt ein zweilagiger Abstandhalter 236, der die erste Abstandhalterlage 228 und die zweite Abstandhalterlage 232 umfasst, benachbart der Gatterstruktur 222 des Transistors 214. Die Gatterstruktur 212 des Transistors 204 andererseits umfasst die verbleibende erste Abscheideschicht 224 mit einer entfernbaren Abstandhalterlage 234, die an diese angrenzt.
  • 2G zeigt die Baugruppe der 2F während eines selektiven Ätzprozesses der verbleibenden ersten Abscheideschicht 224 von der Gatterstruktur 212. Bei manchen Ausführungsformen kann die verbleibende erste Abscheideschicht 224 von der Gatterstruktur 212 nassgeätzt werden. Nassätzen kann durch Eintauchen, Aufsprühen oder sonstiges Anwenden einer chemischen Lösung auf das Substrat durchgeführt werden. Nassätzen kann zu isotropem Ätzen führen, welches mit derselben Geschwindigkeit sowohl in der vertikalen als auch in der horizontalen Richtung ätzen wird. Bei manchen Ausführungsformen wird nach dem Nassätzprozess die verbleibende zweite Abscheideschicht 230 automatisch von der Gatterstruktur 212 entfernt werden. Das heißt, da die verbleibende erste Abscheideschicht 224 durch den Nassätzprozess entfernt worden ist, hat der entfernbare Abstandhalter 234 nichts, an dem er anhaften kann (weder am Boden noch an der Seite), und wird automatisch beseitigt.
  • 2H zeigt die Baugruppe anschließend an den selektiven Ätzprozess, der mit Bezug auf die 2G beschrieben worden ist. Die Gatterstruktur 222 des Transistors 214 enthält den zweilagigen Abstandhalter 236 angrenzend an diese, und die Gatterstruktur 212 des Transistors 204 umfasst keinen Abstandhalter, als ein Ergebnis der Ausührungsformen des Verfahrens, die mit Bezug auf die 2A–2G beschrieben sind. Bei manchen Ausführungsformen kann der zweischichtige Abstandhalter 236 in dem Bereich von ungefähr 5 nm bis 10 nm sein. Es sollte verstanden werden, dass das Verfahren, das in den 2A–2H verkörpert ist, auf demselben Chip wiederholt werden kann, um weitere Abstandhalter zu bilden.
  • Bei manchen Ausführungsformen kann anschließend an das Verfahren, das in den 2A–2H verkörpert ist, ein herkömmlicher Prozess zum Abscheiden eines Abstandhalters auf dem Substrat durchgeführt werden. Ein derartiger Prozess kann das Abscheiden einer formgetreuen ersten Abscheideschicht, das Trockenätzen der ersten Abscheideschicht, das Abscheiden einer formgetreuen zweiten Abscheideschicht und das Trockenätzen der zweiten Abscheideschicht umfassen, was zu einem Abstandhalter führt, der benachbart einer Vielzahl von Transistoren gebildet ist. Erfindungsgemäß wird ein Chip, der einem selektiven Abscheideprozess für Abstandhalter ausgesetzt war, anschließend selektiven Abscheideprozessen für Abstandhalter ausgesetzt, um Abstandhalter variierender Größen auf Transistoren variierender Klassen zu bilden (s. 2I). Zum Beispiel kann bei manchen Ausführungsformen eine Kombination aus wenigstens einem selektiven Abscheideprozess für Abstandhalter und wenigstens einem herkömmlichen Abscheideprozess für Abstandhalter zu einer ersten Klasse von Transistoren, die einen Abstandhalter von ungefähr 10 nm bis 50 nm haben, und einer zweiten Klasse von Transistoren, die Abstandhalter von ungefähr 50 nm bis 100 nm haben, führen. Bei manchen Ausführungsformen kann die erste Klasse der Transistoren aus Logik-Transistoren bestehen und die zweite Klasse der Transistoren kann aus Nicht-Logik-Transistoren bestehen.
  • 3 stellt eine schematische Ansicht einer Ausführungsform eines selektiven Abscheideprozesses für Abstandhalter dar. Ein Chip kann sowohl mit Logik-Transistoren als auch mit Nicht-Logik-Transistoren gebildet sein (300). Bei manchen Ausführungsformen sind Logik-Transistoren zufällig angeordnet und Speicher-Transistoren sind in einer Anordnung angeordnet. Die erste Abscheideschicht kann formgetreu auf dem Chip abgeschieden werden (310). Dann kann die Blockierschicht selektiv auf wenigstens einem Nicht-PMOS-Transistor abgeschieden werden (320). Ein Trockenätzprozess kann bei der ersten Abscheideschicht ausgeführt werden (330). Anschließend kann die Blockierschicht durch Veraschung oder irgendein anderes geeignetes Verfahren entfernt werden (340). Danach kann die zweite Abscheideschicht formgetreu auf dem Chip abgeschieden werden (350). Ein Trockenätzprozess kann bei der zweiten Abscheideschicht (360) ausgeführt werden (360). Jegliche verbleibende erste Abscheideschicht kann dann durch einen Naßätzprozess oder irgendeinen anderen geeigneten Prozess entfernt werden (370). Anschließend werden selektive Abscheideprozesse auf dem Chip ausgeführt (380).
  • Gemäß Ausführungsformen der oben beschriebenen Verfahren kann ein dickerer Abstandhalter auf Gatterstrukturen von Logik-Transistoren gebildet werden als auf dort gleichfalls angeordneten Gatterstrukturen von Nicht-Logik-Transistoren. „Gleichfalls angeordnet” bedeutet, dass sowohl Logik-Transistoren als auch Nicht-Logik-Transistoren sich auf demselben Chip befinden. Das Ergebnis kann sein, den Verlust im AUS-Zustand in den Logik-Transistoren zu senken, ohne den Spalt von Abstandhalter zu Abstandhalter zwischen Gatterstrukturen in gestapelten Baugruppen zu schließen, wobei gleichzeitig ein dünnerer Abstandhalter auf SRAM-Transistoren gehalten wird, um bei diesem Typ von Anordnungen das Schließen des Spaltes von Abstandhalter zu Abstandhalter zwischen Gatterstrukturen zu verhindern. Das Dotieren der Quellen- und Senkenbereiche in Bezug auf jede Klasse der Transistoren kann ohne deren Blockieren bewerkstelligt werden.
  • Es sollte verstanden werden, dass die oben beschriebenen Ausführungsformen auf irgendeine Kombination aus Klassen von Baugruppen angewendet werden können, abhängig von den Bedürfnissen eines Gestalters und dem Kompromiss zwischen Energie/Leistungsverhalten. Das heißt, ein erster Abstandhalter einer ersten Größe kann auf einer ersten Klasse von Baugruppen gebildet werden und ein zweiter Abstandhalter einer zweiten Größe kann auf einer zweiten Klasse von Baugruppen gebildet werden, wobei die Klassen unterschiedlich sein können. Beispiele umfassen, sind jedoch nicht beschränkt auf eine erste Klasse, die NMOS-Baugruppen umfasst, und eine zweite Klasse, die PMOS-Baugruppen umfasst (oder umgekehrt) innerhalb einer Logikschaltung; eine erste Klasse, die NMOS-Baugruppen umfasst, und eine zweite Klasse, die PMOS-Baugruppen umfasst (oder umgekehrt) innerhalb einer SRAM-Speicheranordnungsschaltung; eine erste Klasse, die sowohl NMOS- als auch PMOS-Baugruppen innerhalb einer SRAM-Speicheranordnungsschaltung umfasst, und eine zweite Klasse, die sowohl MMOS- als auch PMOS-Baugruppen innerhalb einer Logikschaltung umfasst; oder eine erste Klasse, die alle PMOS-Baugruppen innerhalb von SRAM- und Logikschaltungen umfasst, und eine zweite Klasse, die alle NMOS-Baugruppen innerhalb von SRAM- und Logikschaltungen umfasst. Die Kombinationen sind praktisch grenzenlos.
  • 4 zeigt eine Querschnitts-Seitenansicht einer Baugruppe mit integrierten Schaltungen, die physikalisch und elektrisch mit einer gedruckten Leiterkarte oder einer gedruckten Schaltkarte (PCB – Printed Circuit Board) verbunden ist, um eine elektronische Anordnung zu bilden. Die elektronische Anordnung kann Teil eines elektronischen Systems sein, so wie eines Computers (z. B. Desktop, Laptop, tragbar, Server, usw.), eines drahtlosen Kommunikationsgerätes (z. B. Mobiltelefon, schnurloses Telefon, Pager usw.), eines Computer bezogenen Peripheriegerätes (z. B. Drucker, Scanner, Monitor usw.), eines Unterhaltungsgerätes (z. B. Fernsehen, Radio, Stereogerät, Abspielgerät für Bänder und Compaktdisks, Videokassettenrekorder, Abspielgeräte der Motion Picture Experts Group Audio Layer 3 (MP3) usw.), und dergleichen. 4 veranschaulicht die elektronische Anordnung als Teil eines Desktop-Computers. 4 zeigt eine elektronische Anordnung 500, die einen Chip 502 umfasst, der physikalisch und elektrisch mit einem Baugruppensubstrat 504 verbunden ist. Der Chip 502 ist ein Chip mit integrierten Schaltungen, so wie ein Mikroprozessor-Chip, der zum Beispiel Transistorstrukturen hat, die mit Spannung/Erde verbunden oder verschaltet sind, oder Eingabe/Ausgabe-Signale außerhalb des Chips durch Verbindungsleitungen zu Kontakten 506 auf einer Außenfläche des Chips 502. Der Chip kann entsprechend bekannter Waferverarbeitungstechniken gebildet werden, wobei als das Substrat das verwendet wird, das mit Bezug auf die 2A–2H beschrieben ist. Die Kontakte 506 des Chips 502 können mit Kontakten 508 ausgerichtet sein, die zum Beispiel eine Lötperlenschicht auf einer Außenfläche des Baugruppensubstrats 504 bilden. Auf einer Fläche des Baugruppensubstrats 504, die einer Fläche, die die Kontakte 508 enthält, gegenüberliegt, liegen Anschlusskontakte 510. Verbunden mit jedem der Anschlusskontakte 510 sind Lötperlen 512, die verwendet werden können, um die Baugruppe 514 mit einer Schaltkarte 516, so wie einer Hauptplatine oder einer anderen Schaltkarte, zu verbinden.

Claims (8)

  1. Verfahren, das aufweist: Bilden eines ersten, zweilagigen Abstandhalters (236), der eine erste und eine zweite Abstandshalterlage umfasst, auf einer Gatterstruktur (222) einer ersten Klasse von Transistoren (214) auf einem Substrat, wobei die erste Klasse der Transistoren (214) auf demselben Substrat gebildet ist wie eine zweite Klasse von Transistoren (204), die von der ersten Klasse der Transistoren (214) unterschiedlich ist; und danach Bilden eines zweiten Abstandhalters auf einer Gatterstruktur (212) der zweiten Klasse der Transistoren (204) und nicht auf dem ersten Abstandhalter (236), wobei das Bilden des ersten Abstandhalters (236) aufweist: Bilden einer ersten dielektrischen Schicht (224) auf der ersten Klasse der Transistoren (214) und der zweiten Klasse der Transistoren (204); selektives Bilden einer Fotolackschicht (226), die die zweite Klasse der Transistoren (204) bedeckt und die erste Klasse der Transistoren (214) frei lässt; selektives Entfernen der ersten dielektrischen Schicht (224), so dass die erste dielektrische Abstandhalterlage (228) auf der ersten Klasse der Transistoren (214) gebildet wird und so dass die erste dielektrische Schicht (224) auf der zweiten Klasse der Transistoren (204) unversehrt verbleibt; Entfernen der Fotolackschicht (226) von der zweiten Klasse der Transistoren (204); Bilden einer zweiten dielektrischen Schicht (230) auf der ersten Klasse der Transistoren (214) und der zweiten Klasse der Transistoren (204); Ätzen der zweiten dielektrischen Schicht (230), so dass die zweite Abstandhalterlage (232) gebildet wird; und Entfernen der verbliebenen Teile der ersten und zweiten dielektrischen Schicht (224, 230) von der zweiten Klasse der Transistoren (204).
  2. Verfahren nach Anspruch 1, bei dem die zweite dielektrische Schicht (230) auf der zweiten Klasse der Transistoren (204) während des Entfernens der verbliebenen Teile der ersten dielektrischen Schicht (224) von der zweiten Klasse der Transistoren (204) entfernt wird.
  3. Verfahren nach Anspruch 1, bei dem die erste Klasse der Transistoren (214) Logik-Transistoren sind.
  4. Verfahren nach Anspruch 1, bei dem die erste Klasse der Transistoren (214) SRAM-Transistoren sind.
  5. Verfahren nach Anspruch 1, bei dem die erste Klasse der Transistoren (214) zufällig auf dem Substrat angeordnet wird.
  6. Verfahren nach Anspruch 1, bei dem die zweite Klasse der Transistoren (204) auf dem Substrat in einer Anordnung oder zufällig angeordnet sind.
  7. Verfahren nach Anspruch 1, bei dem das Substrat ein Chip ist.
  8. Verfahren nach Anspruch 2, bei dem das Bilden des zweiten Abstandhalters aufweist: Bilden einer dritten dielektrischen Schicht auf der ersten Klasse der Transistoren (214) und der zweiten Klasse der Transistoren (204); Trockenätzen der dritten dielektrischen Schicht; Bilden einer vierten dielektrischen Schicht auf der ersten Klasse der Transistoren (214) und der zweiten Klasse der Transistoren (204); und Trockenätzen der vierten dielektrischen Schicht.
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