KR20090028565A - 동일 디바이스 상의 상이한 종류의 트랜지스터 상에 선택적인 스페이서 형성 방법, 디바이스 및 시스템 - Google Patents

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Abstract

본 발명은 제 1 종류의 트랜지스터 상에 스페이서를 선택적으로 형성하는 방법 및 이러한 방법에 의해 형성된 디바이스에 관한 것이다. 이 방법은 다른 종류의 트랜지스터가 위치해 있는 기판 상에 부합적인 제 1 증착층을 증착하는 단계와, 적어도 한 종류의 트랜지스터에 블로킹층을 증착하는 단계와, 제 1 증착층을 건식 에칭하는 단계와, 블로킹층을 제거하는 단계와, 기판 상에 부합적인 제 2 증착층을 증착하는 단계와, 제 2 증착층을 건식 에칭하는 단계와, 나머지 제 1 증착층을 습식에칭 하는 단계를 포함한다. 디바이스는 제 2 종류의 트랜지스터의 스페이서에 비해 더 큰 스페이서를 갖는 제 1 종류의 트랜지스터를 포함할 수 있다.

Description

동일 디바이스 상의 상이한 종류의 트랜지스터 상에 선택적인 스페이서 형성 방법, 디바이스 및 시스템{SELECTIVE SPACER FORMATION ON TRANSISTORS OF DIFFERENT CLASSES ON THE SAME DEVICE}
본 발명은 반도체 제조에 관한 것이다.
금속 산화물 반도체(MOS; Metal-oxide-semiconductor) 트랜지스터는 현대의 집적 회로에 대한 주 빌딩 블록(primary building blocks)이다. 마이크로전자 디바이스와 같이 통상의 고도로 집적된 회로는 손톱보다 크지 않은 단일 실리콘 기판 상에 수백만개의 트랜지스터를 포함할 수 있다. 일반적으로, 트랜지스터 또는 디바이스(이하에서 동일한 의미로 번갈아 사용됨)는 소스 영역과 드레인 영역을 갖는 기판 상에 형성된 게이트 구조물을 포함한다. 소스 영역과 드레인 영역은 게이트 구조물에 의해 서로 분리되어 있고, 기판 내에 형성되며, 게이트 구조물에 인접하다. 트랜지스터는 세 개의 노드를 갖는 전자 스위치로 이해할 수도 있다. 트랜지스터의 제 1 노드, 즉 게이트에 전압이 인가되면, 다른 두 노드, 즉 소스 영역과 드레인 영역 사이에서 게이트 아래의 채널 영역을 통해 흐르는 전류의 흐름이 변한 다. 예를 들어, 한 유형의 n 채널(NMOS) 트랜지스터를 "ON"으로 하기 위해, 정의 전압(positive voltage)이 게이트에 인가되어, 소스와 드레인 사이에 전류가 흐르게 한다. 이 트랜지스터를 "OFF"로 하기 위해, 0V의 전압이 게이트에 인가되며, 이는 소스와 드레인 사이의 전류의 흐름을 차단한다.
마이크로전자 디바이스 상의 트랜지스터의 유형은 그 목적하는 기능에 따라 변한다. 트랜지스터의 예로는 로직 회로에 사용되는 NMOS 및 PMOS 트랜지스터와, SRAM 회로에 사용되는 NMOS 및 PMOS 트랜지스터가 있다. 일반적으로, 메모리 트랜지스터의 기능은 보다 낮은 전력(따라서 보다 느린 전류 흐름)을 요구하지만, 로직 트랜지스터는 보다 높은 전력(따라서 보다 빠른 전류 흐름)을 요구한다. 전력(I×V, 여기서 I는 전류이고, V는 전압)은 채널 영역을 통해 소스 및 드레인 영역으로부터 이동하는 전자의 속도로 측정된다. 이 움직임, 즉 주어진 트랜지스터의 전력을 제어하는 한 방법은 소스 영역으로부터 드레인 영역까지의 거리를 제어하는 것이다. 통상적으로, 메모리 트랜지스터는 보다 낮은 전력을 요구하기 때문에, 소스 영역으로부터 드레인 영역까지의 거리는 로직 트랜지스터의 경우에 비해 더 크다.
소스 영역과 드레인 영역 사이의 거리는 OFF 상태에서 전류의 흐름의 누설에도 영향을 미친다. "누설(Leakage)"은 OFF 상태일 때 트랜지스터를 통해 흐르는 전류의 양이다. 주어진 트랜지스터가 OFF 상태인 경우에도, 소량의 전류가 계속해서 채널 영역을 통해 흐른다. 트랜지스터의 총 전류는 ON 및 OFF 상태 모두에서의 전류 흐름에 의해 측정된다. 즉, 전류(I)는 ION+IOFF이며, 여기서 IOFF는 ION에 비해 매우 작다. 소스 영역과 드레인 영역 사이의 거리가 클수록, 누설량은 작아진다. 그러나, 트랜지스터의 전체적인 속도가 낮아진다는 점에서 절충이 요구된다.
도 1은 마이크로전자 디바이스의 일실시예를 도시한 도면.
도 2a는 제 1 종류의 트랜지스터의 실시예와 제 2 종류의 트랜지스터의 실시예를 포함하는 마이크로전자 디바이스의 일부분의 측단면도.
도 2b는 제 1 증착층을 그 위에 형성한 후의 도 2a를 도시한 도면.
도 2c는 블로킹층을 그 위에 형성한 후의 도 2b를 도시한 도면.
도 2d는 선택적 에칭을 한 후의 도 2c를 도시한 도면.
도 2e는 제 2 증착층을 그 위에 형성한 후의 도 2d를 도시한 도면.
도 2f는 선택적 에칭 공정 후의 도 2e를 도시한 도면.
도 2g는 선택적 에칭 공정 동안의 도 2f를 도시한 도면.
도 2h는 선택적 에칭 공정 후의 도 2g를 도시한 도면.
도 2i는 에칭 공정 후의 도 2g를 도시한 도면.
도 3은 마이크로전자 디바이스 상에 스페이서를 선택적으로 증착하는 한 방법의 일실시예의 개략도.
도 4는 마이크로전자 디바이스 상에 스페이서를 선택적으로 증착하는 한 방법의 다른 실시예의 개략도.
도 5는 인쇄 회로 기판에 탑재된 패키지로 싸여진 마이크로프로세서를 포함 하는 컴퓨터 시스템을 도시한 도면.
트랜지스터의 제조는 게이트 구조물에 인접하게 스페이서 구조물을 형성하는 것을 포함할 수 있다. 스페이서는 게이트 스택을 절연시키고, 소스 영역과 드레인 영역 사이에 OFF 상태 누설을 감소시키는 거리를 제공하여, 결과적으로 전력을 감소시킨다. 일부 제조 방법에서는, 다수의 게이트 구조물을 갖는 기판 상에 부합층(conformal layer)이 증착된다. 그 다음에 부합층은 게이트 구조물에 인접한 스페이서 구조물을 남겨두고 이방성 에칭된다. "이방성 에칭"은 언더컷이 전혀 되지 않거나 거의 되지 않는 에칭 공정으로, 그 결과 측면이 하부층에 대해 직교하는 피처가 생성된다.
일부 마이크로전자 디바이스 제조 방법에서는, 예를 들어 실리콘 게르마늄(SiGe) 또는 실리콘-카본(SiC)으로 소스 및 드레인 영역을 도핑함으로써 디바이스의 효율이 증가한다. SiGe는 채널 영역에 압축 스트레인(compressive strain)을 일으킬 수 있도록 유입될 수 있는데, 이는 PMOS 디바이스의 소스 영역으로부터 드레인 영역으로 이동하는 홀의 속도를 증가시킨다. SiC는 채널 영역에 신장 스트레인(tensile strain)을 일으킬 수 있도록 유입될 수 있는데, 이는 NMOS 디바이스의 소스 영역으로부터 드레인 영역으로 이동하는 전자의 속도를 증가시킨다. 그러나, 일부 애플리케이션에서는, 종래의 스페이서 구조물 제조 방법이 게이트 구조물들 사이에, 게이트 사이에서 교호하는 소스 및 드레인 영역의 도핑을 위한 충분한 공 간을 허용하지 않는다.
마이크로전자 디바이스를 위한 현재의 CMOS 제조 공정은 동일 기판 상에 PMOS 및 NMOS 멀티레그(절연되며 다소 랜덤하게 배향된) 레이아웃 트랜지스터 디바이스와 SRAM 어레이 디바이스를 포함한다. 어레이 내의 다수의 SRAM 디바이스로 인해, SRAM 디바이스들 사이의 게이트간 간격이 로직 트랜지스터들 사이의 게이트간 간격보다 일반적으로 더 작다. 로직 트랜지스터는 그 수가 적고 랜덤하게 위치해 있다. 일부 애플리케이션에서, 제 2 종류의 트랜지스터와 동일한 기판에 위치해 있는 제 1 종류의 트랜지스터는 전력이 감소하는 대신 OFF 상태 누설이 증가할 수 있다. 일부 실시예에서는, 제 1 종류의 트랜지스터가 제 1 사전결정된 크기의 스페이서를 갖는 트랜지스터를 포함할 수 있고, 제 2 종류의 트랜지스터가 제 2의 다른 사전 결정된 크기의 스페이서를 갖는 트랜지스터를 포함할 수 있다. 이러한 실시예는, 예를 들어 배터리 수명이 긴 대신에 컴퓨터의 속도가 떨어질 수도 있는 랩탑 컴퓨터 배터리에서 유용할 수 있다. 일부 실시예에서, 이를 달성하기 위한 방법은 스페이서의 크기를 증가시키는 것이다. 그러나, 제조 방법들은 상이한 종류의 트랜지스터를 갖는 다이 상에 부합층을 증착하는 단계를 포함하며, 이 증착은 상이한 종류의 트랜지스터들 간을 구별하지 않는다. 그 결과, 형성된 스페이서는 상이한 종류의 트랜지스터들에 대해 거의 동일한 두께를 갖는다. 따라서, 예를 들어 PMOS 로직 트랜지스터와 같은 한 종류의 트랜지스터에서는 OFF 상태 누설을 감소하지만, 이는 SRAM 트랜지스터 어레이 또는 스택형 디바이스에서와 같이 작은 게이트간 간격이 존재하는 어떤 트랜지스터에서는 성능을 크게 저하시킬 수 있으며, 결국 기능 고장을 일으킬 수 있다.
도 1a에 도시된 일부 실시예에서는, 마이크로전자 디바이스가, 동일한 다이(100) 상에 로직 트랜지스터(102) 및 다른 유형의 트랜지스터(104)를 포함할 수 있다. 다른 유형의 트랜지스터는 SRAM 메모리를 포함할 수도 있는데, 이하에서는 통칭하여 "넌로직(non-Logic)" 트랜지스터라고 한다. 로직 트랜지스터는 일반적으로 넌로직 트랜지스터에 비해 보다 많은 전력을 요구한다. 따라서, 소스 영역과 드레인 영역 사이의 거리는 넌로직 트랜지스터에 비해 로직 트랜지스터에서 더 작을 수 있다. 그 결과, IOFF가 넌로직 트랜지스터에 비해 로직 트랜지스터에서 더 높을 수 있다. 속도는 낮지만 수명이 길 것을 요구하는 이러한 애플리케이션과 같은 일부 애플리케이션에서, 로직 트랜지스터는 낮은 IOFF를 갖도록 구성될 수 있다.
도 1b는 MOS 트랜지스터(108)의 일실시예를 도시한 것이다. MOS 트랜지스터는 기판(124) 상에 형성된 게이트 구조물(110)과, 소스 영역(112)과 드레인 영역(114)을 포함한다. 게이트 구조물(110)은 인접하게 위치하는 스페이서들(118)을 포함한다. ON 상태에서, 즉 부의 전압(negative voltage)이 인가될 때, 홀(hole)이 채널 영역(116)을 통해 소스 영역(112)으로부터 드레인 영역(114)으로 흐른다. OFF 상태에서, 즉 아무런 전압이 인가되지 않을 때, 소량이 전류 또는 누설 전류가 계속해서 채널 영역(116)을 통해 소스 영역(112)으로부터 드레인 영역(114)으로 흐른다. 누설은 화살표(122)로 표시된 소스 영역(112)과 드레인 영역(114) 사이의 거리와 직접 관련이 있다. 즉, 게이트 구조물(110)이 작을수록 소스 영역(112)과 드레인 영역(114) 사이의 거리는 작아진다. 이러한 구성에 의하면, 일반적으로 누설이 높은 대신에 속도는 비교적 증가한다.
도 1c는 SRAM 트랜지스터(130)의 일실시예를 도시한 것이다. SRAM 트랜지스터는 기판(138) 상에 게이트 구조물(126), 게이트 구조물(128), 소스 영역(130) 및 드레인 영역(132)을 포함한다. 도 1b의 실시예와 유사하게, 채널 영역(134) 및 스페이서(136)가 제공된다. 소스(130) 및 드레인(132) 사이의 거리는 화살표(136)로 도시되어 있다. 보다 큰 게이트 구조물(128)은 소스 영역(130)과 드레인 영역(132) 사이의 더 큰 거리를 제공한다. 이러한 구성에 의하면, 일반적으로 속도가 비교적 느리지만 누설이 낮아진다.
다이 상에서, MOS 로직 트랜지스터는 랜덤하게 위치할 수 있는 반면에, 넌 로직 트랜지스터는 어레이 내에 위치할 수 있다. 일부 실시예에서는, 주어진 다이 상에서, 어레이는 랜덤하게 위치한 로직 트랜지스터에 비해 보다 큰 공간을 차지한다. 따라서, 게이트간 간격, 즉 피치는 SRAM 어레이와 같은 넌로직 트랜지스터의 어레이에 있어서 가능한 한 작아야 한다. 로직 트랜지스터의 경우, 피치는 약 180nm일 수 있다. SRAM 트랜지스터의 경우, 피치는 약 160nm일 수 있다.
도 2a 내지 2h는 제 1 종류의 트랜지스터의 게이트 구조물 상에 스페이서를 선택적으로 형성하는 방법의 일실시예를 도시한 것이다. 도 2a는 제 1 종류의 트랜지스터(204)의 실시예와 제 2 종류의 트랜지스터의 실시예를 포함하는 기판을 포함하는, 200으로 표시된 마이크로전자 디바이스(100)의 일부분을 도시한 것이다. 트랜지스터(204)는 에칭 스탑(206), 게이트 전극(208) 및 유전체(210)를 포함할 수 있으며, 이들을 통칭하여 게이트 구조물(212)이라 한다. 에칭 스탑 부분(206)은, 예를 들어 실리콘 니트라이드(Si3N4), 옥시니트라이드(SiOyNx) 등일 수 있고, 게이트 전극(208)은 예를 들어 다결정 실리콘(폴리실리콘), 폴리실리콘 게르마늄(poly-SiGe) 또는 예를 들어 p형 또는 n형 반도체에 적합한 일함수를 갖는 금속과 같은 다결정 반도체일 수 있으며, 유전체(210)는 실리콘 다이옥사이드, 실리콘 니트라이드 등과 같은 비도전성 재료일 수 있다. 트랜지스터(214)는 에칭 스탑(216), 게이트 전극(218) 및 유전체(220)를 포함할 수 있는데, 이들을 통칭하여 게이트 구조물(232)이라 한다. 게이트 구조물(222)의 재료는 게이트 구조물(212)의 재료와 유사할 수 있다. 일부 실시예에서, 트랜지스터(204)는 SRAM 또는 NMOS 로직 트랜지스터 내의 NMOS 또는 PMOS일 수 있고, 트랜지스터 214는 PMOS 로직 트랜지스터일 수 있다.
도 2b는 도 21의 마이크로전자 디바이스(100) 상에 제 1 증착층(224)을 형성한 실시예를 도시한 것이다. 일부 실시예에서, 제 1 증착층(224)은 유전체 재료일 수 있다. 일부 실시예에서, 제 1 증착층(224)은 부합적(conformal)일 수 있다. 제 1 증착층(224)은 약 50Å 내지 1500Å의 범위 내일 수 있다. 일부 실시예에서, 제 1 증착층(224)은 약 200Å 내지 600Å 범위 내일 수 있다. 제 1 증착(224)은 공지되어 있는 공정에 의해 도포될 수 있다. 그러한 공정의 예로는, PVD(physical vapor deposition), ALD(atomic layer deposition, CVD(chemical vapor deposition), 저압 CVD, 플라즈마 강화 CVD 또는 임의의 다른 적합한 공정이 있다.
도 2c는 도 2b의 마이크로전자 디바이스(100) 상에 블로킹층(226)을 선택적으로 형성한 실시예를 도시한 것이다. 일부 실시예에서, 블로킹층(226)은 포토레지스트와 같은 포토 이미징 재료일 수 있다. 포토레지스트는 포토마스킹으로도 알려져 있는 포토리소그래피 공정에 의해 도포될 수 있다. "포토리소그래피"는 기판 표면 상에 선택적으로 패턴을 생성하는데 사용된 프로세스이다. "패터닝"은 기판 표면 상에서, 주어진 제조 단계에서 최상위 층의 특정 부분을 제거하는 기본 동작이다. 포토레지스트는 네거티브 또는 포지티브일 수 있다. 두 형태 모두에서, 포토레지스트는 매트릭스, 광활성 화합물(photoactive compound) 및 용제(solvent)를 포함하는 3 성분 재료이다. 포지티브 포토레지스트에 있어서, 매트릭스는 저분자량 노볼락 수지(low-molecular weight novolac resin)일 수 있고, 광활성 성분은 감응제(diazonaphthaquinone) 화합물일 수 있으며, 용제 시스템은 n-부틸 아세테이트(n-butyl acetate), 크실렌(xylene) 및 셀로졸브 아세테이트(cellosolveacetate)의 혼합물일 수 있다. 네거티브 포토레지스트에 있어서, 매트릭스는 고리화 합성 고무 수지(cyclized synthetic rubber resin)일 수 있고, 광활성화 성분은 비스아릴라자이드(bis-arylazide) 화합물일 수 있으며, 용제 시스템은 방향족 용제(aromatic solvent)일 수 있다. 일부 실시예에서, 블로킹층(226)은 제 1 종류의 트랜지스터(204) 상에 선택적으로 증착되거나 또는 도포될 수 있다. 일부 실시예에서, 블로킹층(226)은 트랜지스터 어레이에 도포될 수 있다.
도 2d는 제 1 증착층(224)의 선택적인 제거 후의 도 2c의 실시예를 도시한 것이다. 일부 실시예에서, 게이트 구조물(212) 상에 블로킹층(226)을 남겨둔 채로 제 1 증착층(224)이 게이트 구조물(222)로부터 건식 에칭될 수 있다. 건식 에칭은 반응성 이온 에칭, 스퍼터링 에칭 및 기상 에칭(vapor phase etching)등을 포함하는 공정에 의해 수행될 수 있다. 건식 에칭은 결국 등방성 에칭이 될 수 있다. "등방성 에칭(isotropic etching)"은 에칭이 언더커팅(undercutting)을 일으키는 모든 방향으로 발생하는 공정이다. 제 1 증착층(224)의 노출된 부분 상에서 건식 에칭이 수행된 후에, "애싱(ashing)"으로 알려진 공정에 의해 게이트 구조물(212)로부터 블로킹층(226)이 제거될 수 있다. "애싱"은 고에너지 기체, 일반적으로는 산소 플라즈마 또는 오존을 이용하여 포토레지스트를 전소하는 포토레지스트 제거 방법이다. 그 결과, 게이트 구조물(222)이 제 1 스페이서층(228)을 갖고, 게이트 구조물(212)이 제 1 증착층(224)으로 거의 또는 완전히 덮인다.
도 2e는 제 2 증착층 형성 후의 도 2d의 실시예를 도시한 것이다. 일부 실시예에서, 제 2 증착층(230)은 일부 실시예에서는 제 1 증착층(227)의 재료와 상이한 재료일 수 있는 유전체 재료일 수 있다. 제 2 증착층을 포함하는 유전체 재료의 예로는, (SiO3N4), (SiOyNx) 등과 같은 질화물을 포함한다. 일부 실시예에서는, 제 2 증착층(230)이 부합적일 수 있다. 제 2 증착층(230)은 약 100Å 내지 1000Å의 범위 내일 수 있다. 일부 실시예에서는, 제 2 증착층(230)이 약 200Å 내지 600Å의 범위 내일 수 있다. 제 2 증착층(230)은 PVD, ALD, CVD, 저압 CVD, 플라즈마 강화 CVD 또는 다른 적절한 공정을 포함하는 공지되어 있는 공정에 의해 도포될 수 있다.
도 2f는 제 2 증착층(230)의 제거 후의 도 2e의 실시예를 도시한 것이다. 일부 실시예에서는, 제 2 증착층(230)이 두 트랜지스터(204, 214)의 게이트 구조물(212, 222)로부터 건식 에칭될 수 있다. 건식 에칭은 반응성 이온 에칭, 스퍼터링 에칭 및 기상 에칭을 포함하는 공정에 의해 수행될 수 있다. 건식 에칭은 결국 등방성 에칭이 될 수 있다. 에칭 후에, 제 1 스페이서층(228) 및 제 2 스페이서층(232)을 포함하는 2층(bi-layer) 스페이서(236)가 트랜지스터(214)의 게이트 구조물(222)에 인접하게 남는다. 한편, 트랜지스터(204)의 게이트 구조물(212)은 인접한 제거가능한 스페이서층(234)을 갖는 나머지 제 1 증착층(224)을 포함한다.
도 2g는 게이트 구조물(212)로부터 나머지 제 1 증착층(224)의 선택적 에칭 공정 동안의 도 2f의 실시예를 도시한 것이다. 일실시예에서, 나머지 제 1 증착층(224)은 게이트 구조물(212)로부터 습식 에칭될 수 있다. 습식 에칭은 디핑(dipping), 스프레잉(spraying) 또는 세라믹 용액을 기판에 도포함으로써 행해질 수 있다. 습식 에칭은 결국 수직 및 수평 방향으로 동일한 비율로 에칭하는 등방성 에칭이 될 수 있다. 일부 실시예에서는, 습식 에칭 공정 후에, 나머지 제 2 증착층(230)이 자동으로 게이트 구조물(212)로부터 제거될 것이다. 즉, 나머지 제 1 증착층(224)이 습식 에칭 공정에 의해 제거되었기 때문에, 제거가능한 스페이서(234)는 (바닥과 측면 모두에) 부착할 아무 것도 갖고 있지 않아, 자동으로 제거될 것이다.
도 2h는 도 2g와 관련하여 설명한 선택적 에칭 공정 후의 도 2g의 실시예를 도시한 것이다. 트랜지스터(214)의 게이트 구조물(222)은 인접한 2층 스페이 서(236)를 포함하고, 트랜지스터(204)의 게이트 구조물(212)은 도 2a 내지 2g를 참조하여 설명한 방법의 실시예들의 결과로서 어떠한 스페이서도 포함하지 않을 것이다. 일부 실시예에서는 2층 스페이서(236)가 약 5nm 내지 10nm 범위 내일 수 있다. 도 2a 내지 2h에서 실시된 방법은 보다 많은 스페이서를 형성하기 위해 동일한 다이 상에서 반복될 수도 있다.
일부 실시예에서는, 도 2a 내지 2h에서 실시된 방법에 후속하여, 종래의 스페이서 증착 공정이 기판 상에서 수행될 수도 있다. 이러한 공정은 부합적 제 1 증착층을 증착하고, 제 1 증착층을 건식 에칭하며, 부하적 제 2 증착층을 증착하고, 제 2 증착층을 건식 에칭하여 다수의 트랜지스터에 인접하게 형성된 스페이서를 형성하는 것을 포함한다. 따라서, 일부 실시예에서는, 선택적인 스페이서 증착 공정을 거친 다이가 후속하는 선택적 스페이서 증착 공정들 또는 종래의 스페이서 증착 공정을 거쳐 가변하는 종류의 트랜지스터들 상에 가변 크기의 스페이서를 형성할 수도 있다(도 2i 참조). 예를 들면, 일부 실시예에서, 적어도 하나의 선택적인 스페이서 증착 공정과 적어도 하나의 종래의 스페이서 증착 공정의 조합으로 약 10nm 내지 50nm의 스페이서를 갖는 제 1 종류의 트랜지스터와 약 50nm 내지 100nm의 스페이서를 갖는 제 2 종류의 트랜지스터를 생성할 수 있다. 일부 실시예에서, 제 1 종류의 트랜지스터는 로직 트랜지스터이고, 제 2 종류의 트랜지스터는 넌로직 트랜지스터일 수 있다.
도 3은 선택적인 스페이서 증착 공정의 일실시예의 개략도이다. 다이는 로직 트랜지스터 및 넌로직 트랜지스터(300)를 갖도록 형성될 수 있다. 일부 실시예 에서, 로직 트랜지스터는 랜덤하게 위치해 있고, 메모리 트랜지스터는 어레이에 정렬되어 있다. 제 1 증착층이 다이 상에 부합적으로 증착된다(310). 그 다음에, 블로킹층이 적어도 하나의 넌-PMOS(non-PMOS) 트랜지스터 상에 선택적으로 증착될 수 있다(320). 건식 에칭 공정이 제 1 증착층 상에서 행해질 수 있다(330). 이어서, 블로킹층이 애싱 또는 임의의 다른 적절한 방법에 의해 제거될 수 있다(340). 그 다음에, 제 2 증착층이 다이 상에 부합적으로 증착될 수 있다(350). 건식 에칭 공정이 제 2 증착층 상에서 수행될 수 있다(360). 그 다음에 임의의 나머지 제 1 증착층이 습식 에칭 공정 또는 임의의 다른 적절한 공정에 의해 제거될 수 있다(370). 그 다음에 후속적인 선택 또는 비선택적인 증착 공정이 다이 상에서 선택적으로 수행될 수 있다(380).
도 4는 선택적인 스페이서 증착 공정의 일실시예의 다른 개략도이다. 다이가 로직 트랜지스터 및 넌로직 트랜지스터를 갖도록 형성될 수 있다(400). 일부 실시예에서, 넌로직 트랜지스터는 메모리(SRAM) 및 로직 트랜지스터일 수 있다. 일부 실시예에서, 로직 트랜지스터는 랜덤하게 위치하고, 메모리 트랜지스터는 어레이 내에 정렬된다. 제 1 증착층이 다이 상에 부합적으로 증착된다(410). 로직 트랜지스터와 넌로직 트랜지스터 상에 스페이서를 남겨두고 제 1 증착층 상에서 건식 에칭 공정이 수행될 수 있다(420). 그 다음에, 적어도 하나의 넌로직 트랜지스터 상에 블로킹층이 선택적으로 증착될 수 있다(430). 임의의 블로킹되지 않은 스페이서 상에서 건식 에칭 프로세스가 수행될 수 있다(440). 이런 방법으로, 임의의 노출된 블로킹되지 않은 스페이서의 크기가 선택적으로 부분적으로 또는 완전히 제거될 수 있다. 이어서, 애싱 또는 임의의 다른 적절한 방법에 의해 블로킹층이 제거될 수 있다(450). 후속하는 선택적 또는 비선택적 증착 공정이 다이 상에서 선택적으로 수행될 수 있다(460).
전술한 방법의 실시예들에 따르면, 공통으로 위치해 있는(co-situated) 넌로직 트랜지스터의 게이트 구조물에서보다 로직 트랜지스터의 게이트 구조물 상에서 보다 더 두꺼운 스페이서가 형성될 수 있다. "공통으로 위치해 있는(co-situated)"이 의미하는 것은, 로직 트랜지스터와 넌로직 트랜지스터가 동일 다이 상에 위치해 있다는 것이다. 그 결과, 적층된 디바이스 내의 게이트 구조물들 사이의 스페이서간 갭을 닫지 않고 로직 트랜지스터에서 OFF 상태 누설이 감소될 수 있는 한편, 이들 유형의 어레이 내의 게이트 구조물들 사이에서 스페이서간 갭을 닫는 것을 방지하기 위해 SRAM 트랜지스터 상에서 보다 얇은 스페이서를 유지한다. 각 종류의 트랜지스터와 관련하여 소스 및 드레인 영역의 도핑은 블로킹없이 달성될 수 있다.
전술한 실시예는 설계자의 필요 및 파워/성능 절충에 따라 디바이스들의 종류의 임의의 조합에 적용할 수 있다. 즉, 제 1 크기의 제 1 스페이서가 제 1 종류의 디바이스 상에 형성될 수 있고, 제 2 크기의 제 2 스페이서가 제 2 종류의 디바이스 상에 형성될 수 있으며, 이들 종류는 상이할 수 있다. 예를 들어, 로직 회로 내부에서 제 1 종류는 NMOS 디바이스를 포함하고 제 2 종류는 PMOS 디바이스를 포함하거나 또는 그 반대로 될 수 있고, SRAM 메모리 어레이 회로에서 제 1 종류는 NMOS 디바이스를 포함하고 제 2 종류는 PMOS 디바이스를 포함하거나 또는 그 반대 로 될 수 있고, SRAM 메모리 어레이 회로 내에서 제 1 종류가 NMOS 및 PMOS를 모두 포함하고 로직 회로 내에서 제 2 종류가 NMOS 및 PMOS 디바이스를 모두 포함하거나, 또는 SRAM 및 로직 회로 내에서 제 1 종류가 모든 PMOS 디바이스를 포함하고, SRAM 및 로직 회로 내에서 제 2 종류가 모든 NMOS 디바이스를 포함한다. 이들의 조합은 사실상 제한이 없다.
도 5는 물리적으로 그리고 전기적으로 인쇄 배선 기판 또는 인쇄 회로 기판(PCB)에 접속되어 전자 조립체를 형성하는 집적 회로 패키지의 측단면도이다. 전자 조립체는 컴퓨터(예를 들면, 데스크탑, 랩탑, 핸드헬드, 서버 등), 무선 통신 장치(예를 들면, 셀룰러폰, 코드리스 폰, 페이저 등), 컴퓨터 관련 주변기기(예를 들면, 프린터, 스캐너, 모니터 등), 엔터테인먼트 장치(예를 들면, 텔레비전, 라디오, 스테레오, 테이프 및 콤팩트 디스크 플레이어, 비디오 카세트 레코더, MP3(motion picture expert group audio layer 3 player) 등) 등과 같은 전자 시스템의 일부일 수 있다. 도 5는 데스크탑 컴퓨터의 일부로서 전자 조립체를 도시한 것이다. 도 5는 물리적으로 그리고 전기적으로 패키지 기판(504)에 접속된 다이(502)를 포함하는 전자 조립체(500)를 도시한 것이다. 다이(502)는 다이(502)의 외부 표면 상의 접촉부(506)로의 상호접속 라인을 통해 예를 들어 파워/그라운드 또는 다이 외부의 입력/출력 신호에 상호접속 또는 접속된 트랜지스터 구조물을 갖는 마이크로프로세서 다이와 같은 집적 회로 다이이다. 다이는 도 2a 내지 2h를 참고하여 설명한 기판을 사용하여 공지된 웨이퍼 처리 기술에 따라 형성될 수 있다. 다이(502)의 접촉부(506)는 패키지 기판(504)의 외부 표면 상에 예를 들어 다 이 범프층을 구성하는 접촉부(508)와 정렬될 수 있다. 접촉부(508)를 포함하는 기판 반대편의 패키지 기판(504)의 표면 상에는 랜드 접촉부(510)가 존재한다. 각각의 랜드 접촉부(510)에는 마더보드 또는 다른 회로 보드와 같은 회로 보드(516)에 패키지(514)를 접속하는데 사용될 수 있는 솔더 범프(512)가 접속된다.
전술한 설명은 본 발명의 방법에 사용될 수 있는 특정 단계 및 재료를 지정하였지만, 당업자라면 많은 변형 및 대체가 이루어질 수 있음을 알 수 있을 것이다. 따라서, 그러한 모든 수정들, 변형들, 대체들 및 추가들은 첨부한 청구범위에 의해 정의된 본 발명의 사상 및 범주 내에 포함되는 것으로 간주되어야 한다. 또한, 실리콘 디바이스를 제조하기 위해 실리콘 기판과 같은 기판 최상부에 복수의 금속층을 제조하는 것은 당해 분야에 공지되어 있다. 따라서, 본원의 도면들은 본 발명의 실시에 관한 예시적인 마이크로전자 디바이스의 단지 일부를 도시한 것일 뿐이다. 따라서, 본 발명은 상술한 구조물에 한정되지 않는다.

Claims (20)

  1. 기판 상의 제 1 종류의 트랜지스터의 게이트 구조물 상에 제 1 스페이서를 선택적으로 형성하는 단계 -상기 제 1 종류의 트랜지스터는 상기 제 1 종류의 트랜지스터와 상이한 제 2 종류의 트랜지스터와 동일한 기판 상에 형성됨- 와,
    상기 제 1 스페이서 및 상기 제 2 종류의 트랜지스터의 게이트 구조물 상에 제 2 스페이서를 형성하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 선택적으로 형성하는 단계는
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 제 1 유전체층을 형성하는 단계와,
    상기 제 2 종류의 트랜지스터 상에 포토이미징층(photo-imaging layer)을 선택적으로 형성하는 단계와,
    제 1 유전체 스페이서가 상기 제 1 종류의 트랜지스터 상에 남고 상기 유전체층이 상기 제 2 종류의 트랜지스터 상에 온전히 남도록 상기 제 1 유전체층을 선택적으로 제거하는 단계와,
    상기 제 2 종류의 트랜지스터로부터 상기 포토레지스트층을 제거하는 단계 와,
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 제 2 유전체층을 형성하는 단계와,
    상기 제 2 유전체층을 선택적으로 제거하는 단계와,
    상기 제 2 종류의 트랜지스터로부터 나머지 상기 제 2 유전체층을 제거하는 단계를 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 제 2 종류의 트랜지스터 상의 상기 제 2 유전체층은 상기 제 2 종류의 트랜지스터로부터 나머지 상기 제 1 유전체층을 제거하는 동안에 제거되는
    방법.
  4. 제 2 항에 있어서,
    상기 제 1 종류의 트랜지스터는 로직 트랜지스터인
    방법.
  5. 제 2 항에 있어서,
    상기 제 1 종류의 트랜지스터는 넌로직(non-Logic) 트랜지스터인
    방법.
  6. 제 2 항에 있어서,
    상기 제 1 종류의 트랜지스터는 상기 기판 상에 랜덤하게 위치하는
    방법.
  7. 제 2 항에 있어서,
    상기 제 2 종류의 트랜지스터는 로직 트랜지스터 또는 넌로직 트랜지스터인
    방법.
  8. 제 2 항에 있어서,
    상기 제 2 종류의 트랜지스터는 어레이로 또는 랜덤하게 상기 기판 상에 위치하는
    방법.
  9. 제 1 항에 있어서,
    상기 기판은 다이인
    방법.
  10. 제 1 항에 있어서,
    상기 선택적으로 형성하는 단계는
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 유전체층을 형성하는 단계와,
    상기 유전체층을 선택적으로 제거하는 단계와,
    상기 제 2 종류의 트랜지스터 상에 포토이미징층을 선택적으로 형성하는 단계 -상기 유전체층은 상기 제 1 종류의 트랜지스터 상에서만 노출됨- 와,
    상기 노출된 유전체층을 선택적으로 제거하는 단계와,
    상기 제 2 종류의 트랜지스터로부터 상기 포토이미징층을 제거하는 단계를 포함하는
    방법.
  11. 제 2 항에 있어서,
    상기 형성 단계는
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 제 3 유전체층을 형성하는 단계와,
    상기 제 3 유전체층을 선택적으로 제거하는 단계와,
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 제 4 유전체층을 형성하는 단계와,
    상기 제 4 유전체층을 선택적으로 제거하는 단계를 포함하는
    방법.
  12. 제 10 항에 있어서,
    상기 형성 단계는
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 제 3 유전체층을 형성하는 단계와,
    상기 제 3 유전체층을 선택적으로 제거하는 단계와,
    상기 제 1 종류의 트랜지스터 및 상기 제 2 종류의 트랜지스터 상에 제 4 유전체층을 형성하는 단계와,
    상기 제 4 유전체층을 선택적으로 제거하는 단계를 포함하는
    방법.
  13. 다이와,
    제 1 종류의 트랜지스터와,
    제 2 종류의 트랜지스터와,
    상기 제 1 종류의 트랜지스터의 게이트 구조물에 인접한 제 1 스페이서와,
    상기 제 2 종류의 트랜지스터의 게이트 구조물에 인접한 제 2 스페이서를 포함하되,
    상기 제 2 스페이서는 상기 제 1 종류의 트랜지스터 상의 상기 스페이서보다 더 작은 두께를 갖는
    디바이스.
  14. 제 13 항에 있어서,
    상기 제 1 종류의 트랜지스터는 로직 트랜지스터인
    디바이스.
  15. 제 13 항에 있어서,
    상기 제 1 종류의 트랜지스터는 넌로직 트랜지스터인
    디바이스.
  16. 제 13 항에 있어서,
    상기 제 2 종류의 트랜지스터는 로직 트랜지스터 또는 넌로직 트랜지스터인
    디바이스.
  17. 컴퓨팅 디바이스를 포함하는 시스템으로서,
    상기 컴퓨팅 디바이스는 마이크로 프로세서와, 인쇄 회로 기판과, 기판을 포함하며,
    상기 마이크로프로세서는 상기 기판을 통해 상기 인쇄 회로 기판에 결합되고,
    상기 기판은 다이와, 제 1 종류의 트랜지스터와, 제 2 종류의 트랜지스터와, 상기 제 1 종류의 트랜지스터의 게이트 구조물에 인접한 제 1 스페이서와, 상기 제 2 종류의 트랜지스터의 게이트 구조물에 인접한 제 2 스페이서를 포함하며, 상기 제 2 스페이서는 상기 제 1 종류의 트랜지스터 상의 스페이서보다 더 작은 두께를 갖는
    시스템.
  18. 제 17 항에 있어서,
    상기 제 1 종류의 트랜지스터는 로직 트랜지스터인
    시스템.
  19. 제 17 항에 있어서,
    상기 제 1 종류의 트랜지스터는 넌로직 트랜지스터인
    시스템.
  20. 제 17 항에 있어서,
    상기 제 2 종류의 트랜지스터는 로직 트랜지스터 또는 넌로직 트랜지스터인
    시스템.
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