JPH03257962A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１の実施例の工程断面図（第１図） 第２の実施例の工程断面図（第２図） 発明の効果 〔概　要〕 半導体装置の製造方法、特にＬＤＤ構造のＭＯＳＦＥＴ
により構成される周辺回路素子とＤＲＡＭ等のメモリセ
ルとが併設される半導体装置の製造方法に関し、 メモリセル領域Ｂの高さを周辺回路領域Ａより高くする
ことなく、周辺回路領域ＡでのＬＤＤ形戒形成側壁及び
メモリセル領域Ｂでの平坦化のための側壁を、メモリセ
ル領域Ｂにおいては選択的にＳｉ基板面を改番こ荷電粒
子を含むプラズマに曝すことなく形威し、素子性能の劣
化及び配線の断線、短絡及びパターニング精度の低下を
防止することを目的とし、 複数のＭＯＳＦＥＴからなる半導体装置の製造方法であ
って、半導体基板上に形威した導電層をケート電極形状
にパターニングする工程、該導電層パターンを有する半
導体基板上に第１の絶縁膜を形威する工程、該第１の絶
縁膜を一部の第１の領域のみ異方性エツチングを行い、
該第１の領域上の該導電層パターンの側面に該第１の絶
縁膜からなる第１の側壁を形威する工程、該第１の側壁
の形威を終わった半導体基板上に第２の絶縁膜を形成す
る工程、該第２の絶縁膜を、該第１の領域以外の全て、
または一部からなる第２の領域のみ異方性エツチングを
行い、該第２の領域の段差部に該第２の絶縁膜からなる
第２の側壁を形成する工程を含む構成を有する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、特にＬＤＤ構造のＭＯ
ＳＦＥＴにより構成される周辺回路素子とＤＲＡＭ等の
メモリセルとが併設される半導体装置の製造方法に関す
る。

ＭＯ３ＩＣにおいては、高集積化によってＭＯＳＦＥＴ
はショートチャネル化されてきており、ショートチャネ
ル効果やホットエレクトロン効果による素子特性の劣化
を防止するために、ソース及びドレイン領域とゲート下
部領域間に低不純物濃度のオフセット領域を設けたＬＤ
Ｄ構造を有するＭＯＳＦＥＴが多く用いられる。

このＬＤＤ構造においては、製造に際しての基板ダメー
ジによって生ずる微小リークにより、特にＤＲＡＭ等に
おいてはデータの反転等の素子性能の劣化が顕在化して
おり、製造方法の改善が望まれている。

〔従来の技術〕

ＬＤＤ構造のＭＯＳＦＥＴにより構成される周辺回路素
子とＤＲＡＭ等のメモリセルを含んだ半導体装置（半導
体記憶装置）は従来、第３図（ａ）〜（Ｃ）の工程断面
図に示す第１の方法により主として形威されていた。

第３図（ａ）参照 即ち、例えばｐ型のシリコン（Ｓｉ）基板５１上に、選
択的に形威されたフィールド酸化Ｍ５２Ｌこよって分離
画定された周辺回路領域Ａ及びメモリセル領域Ｂ上にゲ
ート酸化膜５３が形威され、各々の領域のゲート酸化膜
５３上にポリＳｉ等の導電層からなるゲート電極５４Ａ
及び５４Ｂが形威され、これらゲート電極５４Ａ及び５
４Ｂをマスクにして不純物がイオン注入されて各々の領
域に低濃度のｎ−型領域５５Ａ　、５５Ｂ及び５５Ｃ１
５５Ｄが形威されてなる被加工基板上に、第１の絶縁膜
５６を気相成長する。

第３図中）参照 次いで、上記第１の絶縁膜５６を異方性のドライエツチ
ング手段により全面エツチングして、周辺回路領域Ａ及
びメモリセル領域Ｂ上のゲート電極５４Ａ及び５４Ｂの
側面に第１の絶縁膜５６からなる側壁（サイドウオール
）５６Ｗを形威し、次いで側壁５６Ｗを有するゲート電
極５４Ａ及び５４Ｂをマスクにして高ドーズ量で不純物
をイオン注入し、周辺回路領域Ａ及びメモリセル領域Ｂ
に高不純物濃度のｎ０型のソース領域５７ｓ＋とドレイ
ン領域５７Ｄ、及び５７Ｓ！と５７Ｄ２を形成する。

第３図（Ｃ）参照 次いで、上記基板上に前記ゲート電極形成５４Ａ、５４
Ｂ等と上層の図示しない配線層との間を分離する層間絶
縁膜５８を成長する方法であった。

なお、前記絶縁膜の側壁５６Ｎは前記のようにＬＤＤ構
造を形成する際のマスクに用いられるのみでなく、垂直
な段差部を無くし表面を平坦化して、上部に導電層を被
着しこれをパターニングして配線を形成する際に、段差
部番こ導電層の残渣が残って配線間を短絡させたり、段
差部のカバレッジ不良により配線の断線が発生するのを
防止する効果も備えている。

しかし上記従来の第１の方法においては、第３図（ロ）
に示す側壁５６Ｗ形成のためのエツチング時に、Ｓｉｉ
板５板面１面直接エツチングガスイオン等の荷電粒子に
叩かれて、汚染等のダメージ（Ｄ、）を受ける。

また、高濃度のイオン注入も、結晶欠陥（Ｄ２）の原因
になるといわれ、これらダメージ（Ｄｌ）や結晶欠陥（
Ｄ２）によって拡散層の接合に微小のリーク電流を生じ
、特にＤＲＡＭセルにおいては情報が反転するという大
きな問題を生じていた。

そこで従来、ＤＲＡＭ等のメモリセル領域では、Ｓｉ基
板面を直接エツチングガスのプラズマに曝すことなく平
坦化のための絶縁膜の側壁を形成し、且つ高ドーズ量の
イオン注入も行わない第４図（ａ）ら 〜（イ）に示す第２の方法が提案されている。

第４図（ａ）参照 即ち、前記第１の方法において第３図（ａ）に示された
ように、ゲート電極５４Ａ　、５４Ｂが形成され、これ
らゲート電極をマスクにして周辺回路領域Ａ及びメモリ
セル領域Ｂに不純物の低ドーズ量イオン注入により低不
純物濃度のｎ−型領域５５Ａ　、５５Ｂ及び５５Ｃ、５
５Ｄが形成され、更に上面に第１の絶縁膜５６が形成さ
れてなる被加工基板の、メモリセル領域Ｂ上を選択的に
レジストパターン６０で覆い異方性ドライエツチングを
行って、周辺回路領域Ａ上のゲート電極５４Ａの側面に
第１の絶縁膜５６からなる第１の側壁５６Ｗを形成する
。この際、レジストパターン６０に覆われたメモリセル
領域Ｂ上には、第１の絶縁膜５６がそのまま残留する。

第４図い）参照 レジストパターン６０を除去した後、上記被加工基板の
全面上に第２の絶縁膜５９を成長する。

第４図（Ｃ）参照 次いで全面の第２の絶縁ＩＷ５９を異方性ドライエツチ
ング手段によりエツチングする。ここでメモリセル領域
Ｂの第１の絶縁膜５６の段差部には第２の絶縁ｌ！５９
からなる第２の側壁５９ＩＩＩが形成され、周辺回路領
域Ａにはゲート電極５４Ａの側面の第１の側壁５６Ｗの
側面に、再度第２の絶縁膜５９からなる第２の側壁５９
Ｗが形成される。この側壁によりメモリセル領域Ｂも平
坦化が図られる。

第４図（ｄ）参照 次いで第１の側壁５６Ｗ及び第２の側壁５９Ｗを有する
ゲート電極５４Ａをマスクにして高ドーズ量のイオン注
入を行い、周辺回路領域ＡにＬＤＤ素子のｎ゛型のソー
ス及びドレイン領域５７Ｓ及ヒ５７Ｄを形成する。

第４図（ｅ）参照 次いで、上記平坦化された基板上に、前記ゲート電極５
４Ａ　、５４Ｂ等と上層の図示しない配線層との間を分
離する層間絶縁膜５８を成長する方法である。

〔発明が解決しようとする課題〕

しかしながら上記従来の第２の方法においては、工程説
明からも明らかなように、メモリセル領域Ｂの上面が、
周辺回路領域Ａの上面よりも第１の絶縁膜５６の１層分
だけ高くなってしまう。そしてこれによって、メモリセ
ル領域Ｂに形成するコンタクトホールが深くなって、配
線のカバレッジ性低下による断線を誘発し、またメモリ
セル領域Ｂと周辺回路領域Ａとの高低差を大きくして、
上部に形成される配線のパターニング精度の低下、配線
パターニング時に両領域の高低段差部に残留するＳ電層
残渣による配線間ショート不良が発生する等の問題を住
じていた。

そこで本発明は、ダメージに敏感なりＲＡＭ等のメモリ
セルとＬＤＤ構造のＭＯＳＦＥＴからなりダメージに比
較的強い周辺回路素子とが同一半導体基板上に併設され
る半導体装置を製造するに際し、メモリセル領域Ｂの高
さを周辺回路領域Ａより高くすることなく、周辺回路領
域ＡでのＬＤＤ形威形成側壁及びメモリセル領域Ｂでの
平坦化のための側壁を、メモリセル領域Ｂにおいては選
択的にＳｉ基板面を直に荷電粒子を含むプラズマに曝す
ことなく形成し、素子性能の劣化及び配線のパターニン
グ精度の低下、断線、短絡等を防止することを目的とす
る。

〔課題を解決するための手段〕

上記課題は、複数のＭＯＳＦＥＴからなる半導体装置の
製造方法であって、半導体基板（１）上に形成した導電
層をゲート電極形状（４Ａ）　（４Ｂ）にパターニング
する工程、該導電層パターンを有する半導体基板（１）
上に第１の絶縁膜（６）を形成する工程、該第１の絶縁
膜（６）を一部の第１の領域（Ａ）のみ異方性エツチン
グを行い、該第１の領域（Ａ）上の該２１電層パターン
（４Ａ）の側面に該第１の絶縁膜（６）からなる第１の
側壁（６Ｈ）を形成する工程、該第１の側壁（６Ｗ）の
形成を終わった半導体基板（１）上に第２の絶縁膜（９
）を形成する工程、該第２の絶縁膜（９）を、該第１の
領域（Ａ）以外の全て、または一部からなる第２の領域
（Ｂ）のみ異方性エツチングを行い、該第２の領域の段
差部に該第２の絶縁膜（９）からなる第２の側壁（９ｈ
）を形成する工程を含む本発明による半導体装置の製造
方法、及び、前記工程を含み、更に、該第２の側壁（９
Ｗ〉の形成を終わった半導体基板（１）上に第３の絶縁
膜（１３）を形成する工程、該第３の絶縁膜（１３〉の
全領域を異方性エツチングして全領域の段差部に該第３
の絶縁膜（１３）からなる第３の側壁（１３Ｗ）を形成
する工程を含む本発明による半導体装置の製造方法によ
って解決される。

〔作　用〕

即ち本発明の方法においては、ＬＤＤ構造及び表面平坦
化のための絶縁膜のＲＩＥ処理による絶縁膜側壁の形成
工程を２工程に分け、周辺回路５領域のＭＯＳＦＥＴを
ＬＤＤ構造にし且つ表面を平坦化するための第１の絶縁
膜による第１の側壁形成の際の第１のＲＩＥ処理に際し
ては、ダメージに弱いＤＲＡＭ等のメモリセル領域上に
は第１の絶縁膜をそのまま残すようにする。これにより
上記第１のＲＩＥ処理に際して、ダメージに比較的強い
周辺回路素子の半導体基板面のみがＲＩＢ処理に曝され
てダメージを受けることになり、ＲＩＢ処理に曝されな
いメモリセル領域の基板面にはダメージを生じない。こ
れと共にメモリセル領域には高濃度の不純物イオン注入
を行わず、これによる欠陥の発生も回避する。以上によ
り、メモリセルのダメージや欠陥によるデータ反転等の
性能劣化が防止される。

またメモリセル領域の平坦化は、この領域を覆っている
前記第１の絶縁膜の段差部に、第２のＲＩＥ処理により
第２の絶縁膜からなる第２の側壁を形成することによっ
てなされ、その際前記周辺回路領域上には上記第２の絶
縁膜をそのまま残すようにして、メモリセル領域と周辺
回路領域上の絶縁膜の厚さをほぼ等しくする。これによ
り、両領域上に跨る配線のパターニング精度が向上する
と共に、メモリセル領域のコンタクトホールが極度に深
くなることがなくなるので、コンタクトホール部でのカ
バレンジ性不足による配線の断線も防止される。

〔実施例〕

以下本発明をＬＤＤ構造のＭＯＳＦＥＴからなる周辺回
路を含むＤＲＡＭを製造する際の実施例について、図を
参照し具体的に説明する。

第１図（ａ）〜（ｇ）は本発明の方法の第１の実施例の
工程断面図、第２図（ａ）〜（ｂ）は第２の実施例の工
程断面図である。

全図を通し同一対象物は同一符合で示す。

第１図（ａ）参照 本発明の方法により上記ＤＲＡＭを形成するに際しては
、例えばＰ型のＳｉ基板１を用い、通常の選択酸化等の
方法により上記Ｐ型のＳｉ基板ｌ上に周辺回路領域Ａと
メモリセル領域Ｂを画定表出するフィールド酸化膜２を
形威しくチャネルカント領域省略）、上記周辺回路領域
Ａとメモリセル領域Ｂ上に熱酸化等によりゲート酸化膜
３を形成し、この基板上に厚さ３０００Ａ程度のポリＳ
ｉ層を形威し、例えばｎ型の不純物を導入して導電性を
付与した後、通常のフォトリソグラフィによりパターニ
ングを行って、上記周辺回路領域Ａ及びメモリセル領域
Ｂ上にポリＳｉからなるゲート電極４Ａ及び４Ｂを形威
し、次いでこれらゲート電極４Ａ及び４Ｂをマスクにし
てｎ型不純物を低濃度にイオン注入し、ｎ−型領域５Ａ
、５Ｂ及び５Ｃ１５Ｄを形威する。以上は従来の第１、
第２の方法と同様である。

第１図中）参照 次いで従来の第１、第２の方法同様に、上記基板上に第
１の絶縁膜として厚さ１０００Ａ程度の第１（７）ＣＶ
Ｄ−Ｓｔ（ｈ膜６を形威する。

第１図（Ｃ）参照 次いで従来の第２の方法と同様に、上記基板上に、フォ
トプロセスにより、メモリセル領域Ｂ上を覆う第１のレ
ジストパターン８を形威した後、このレジストパターン
８をマスクにし、異方性のエツチング手段例えば３弗化
メタン（Ｃ）ＩＦ：ｌ）をエツチングガスとするりアク
ティブイオンエツチング（ＲＩＥ）処理を行い、周辺回
路領域Ａのゲート電極４Ａの側面に第１のＣＶＤ−３ｉ
Ｏ□膜側壁６Ｗを形成する。

なおこの際、メモリセル領域Ｂ上にはそこを覆う第１の
ＣＶＤ−５ｉＯ□膜６が残留する。

次いで、上記レジストパターン８、フィールド酸化膜２
及び第１のＣＶＤ−５ｉＯ□膜側壁６Ｗを有するゲート
電極４Ａをマスクにして周辺回路領域Ａにｎ型不純物を
高濃度にイオン注入し、ｎ゛゛ソース領域７Ｓ及びｎ゛
型トドレイン領域７Ｄ形威する。なおこのイオン注入は
、レジストパターン８を除去した後、その下部の第１の
ＣＶＤ−５ｉＯ□膜６をマスクムこ用いて行ってもよい
。

第１図（ｄ）参照 次いでレジストパターン８を除去し、この基板の全面上
に従来の第２の方法同様に、厚さ例えば１０００Ａ程度
の第２　ノＣＶＤ−３ｉ（ｈ膜９を形威する。

第１図（ｅ）参照 次いで、本発明の方法においては、上記第２のＣＶＤ−
５ｉＯｄｌｉ！９上に周辺回路領域Ａの上部を覆う第２
のレジストパターン１０を形威し、このレジストパター
ンＩＯをマスクにして表出する第２のＣＶＤ−５ｉ０２
膜９を選択的にＲＩＥ処理によりコントロールエツチン
グして、メモリセル領域Ａ上を覆う前記第１　（７）Ｃ
ＶＤ−Ｓｉ（ｈ膜６の側面、及び上記第１　（７）ＣＶ
Ｄ−ＳｉＯ□膜６上膜形上されている段差部に第２のＣ
ＶＤ５ｉＯｚ膜９からなる第２　ノＣＶＤ−５ｔ（ｈ膜
側壁９Ｗを形威する。

第１図（ｆ）参照 次いで第２のレジストパターン１０を除去する。

ここで本発明の方法においては、第１のＣＶＤ−５ｉＯ
ｚ膜６と、レジストパターン１０によりパターニングさ
れた第２　（７）ＣＶＤ−ＳｉＯｚ膜９が、ゲート電極
４Ａ、４Ｂとその上層に形威される金属配線間の層間絶
縁膜になる。

第１図（の参照 次いで通常のフォトリソグラフィにより、周辺回路領域
Ｂ上の第２のＣＶＤ−５ｉＯｚｌｌｉ　９及びメモリセ
ル領域Ｂ上の第１のＣＶＤ−５ｉＯ□膜６に、ｎ９型ド
レイン領域７Ｄ、’ｎ”型ソース領域７Ｓ、　ｎ−型領
域５Ｃ１５Ｄをそれぞれ表出するコンタクトホール１１
を形威し、これらコンタクトホール１１上に、通常の配
線形成手段により、例えば図示のような、第１、第２、
第３のアルミニウム（Ａ１）配線１２Ａ　、１２Ｂ　、
　１２Ｃ等を形威し、以後図示しない被覆絶縁膜の形成
工程等を経て、本発明の方法によりＤＲＡＭが完成する
。　　　　　　　　　　　　　　　　　１また上記第１
の実施例の方法において、第１図（ｆ）にＳＴの符号で
示した第２のＣＶＤ−５ｉＯ□膜９の側面の段差部ＳＴ
が問題になる場合には、以下に第２図（ａ）〜（ロ）の
工程断面図に示す第２の実施例の工程を追加すればよい
。

第２図（ａ）参照 即ち、第１図（ｆ）に示す工程が完了した被加工基板の
全面上に、例えば厚さ１０００Ａ程度の第３のＣＶＤ−
３ｉｎ、膜１３を形成する。

第２図（ｂ）参照 次イテ第３　ノＣＣＶＤ−５ｉｎ膜１３をＲＩＢ処理を
用いた全面エツチング手段によりコントロールエツチン
グして、前記第２のＣＶＤ−５ｉＯ□膜９の側面の段差
部ＳＴに第３のＣＶＤ−５ｉＯ□膜側壁１３−を形成す
る。なおこの際、眉間絶縁膜となる第１のＣＶＤ−５ｉ
０２膜６及び第２のＣＶＤ−３ｉ０２膜９の上面に急峻
な段差が形成されている場合には、その部分にも第３の
ＣＶＤ−５ｔＯ□膜側壁１３−が形成され、表面の一層
の平坦化が図られる。

上記実施例に示したように本発明の方法によれば、ＬＤ
Ｄ構造のＭＯＳＦＥＴを周辺回路素子に用いるＤＲＡＭ
において、ＬＤＤ構造形成及び表面平坦化に際して、メ
モリセル領域の半導体基板面が直にＲＩＥ処理に曝され
ることがなくなり、且つメモリセル領域には高不純物濃
度のイオン注入がなされないので、メモリセル領域の基
板面にダメージや欠陥の形成がなく、データ反転等のメ
モリ性能の劣化が回避される。またメモリセル領域上の
絶縁膜が周辺回路領域と同様に１層の絶縁膜によりほぼ
等しい高さに形成されるので、メモリセル領域上でコン
タクトホールが特に深くなることはなくてコンタクトホ
ール部における配線層のカバレッジ性不足による断線は
回避され、且つ配線のパターニング精度も向上する。ま
た、メモリセル領域及び周辺回路領域を含む全領域に渡
って平坦化されるので、急峻な凹凸段差に起因する配線
の断線、短絡も防止される。

〔発明の効果〕

以上説明のように、ＤＲＡＭ等のメモリセルとＬＤＤ構
造のＭＯＳＦＥＴからなる周辺回路素子が同一半導体基
板上に併設される半導体装置を製造する際に、メモリセ
ルの性能を劣化せしめずに表面の平坦化を図って、配線
のパターニング精度の向上、断線、短絡の防止等を図る
ことができる。

従って本発明はＤＲＡＭ等の半導体メモリの製造に極め
て有効である。

【図面の簡単な説明】

第１図（ａ）〜（８）は本発明の方法の第１の実施例の
工程断面図、 第２図（ａ）〜（ｂ）は本発明の方法の第２の実施例の
工程断面図、 第３図（ａ）〜（Ｃ）は従来の第１の方法の工程断面図
、第４図（ａ）〜（ｅ）は従来の第２の方法の工程断面
図である。 １１はコンタクトホール、 １２Ａ　、１２Ｂ　、１２ＣはＡ１配線、Ａは周辺回路
領域、 Ｂはメモリセル領域、 ＳＴは段差部 を示す。 図において、 １はｐ型Ｓｔ基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４Ａ、４Ｂはゲート電極、 ５Ａ、５Ｂ、５Ｃ１５Ｄはｎ−型領域、６．９．１３は
第１、第２、第３のＣＶＤ−３ｉｎ、膜、６Ｗ１９Ｗ、
　１３ＷはＣＶＤ−５ｉ（ｈ膜側壁、７Ｓはｎ３型ソー
ス領域、 ７Ｄはｎ゛型ドレイン領域、 ８．１０はレジストパターン、 第 １ 図（千の１） 本発明の方シ去の第２の￥施づ列の工程断面図第 図 ′Ｉ足来の第１の方；五の工程断面間 第　３　図 従来の第２の方法の工程断面図

Claims (1)

1. 【特許請求の範囲】 〔１〕複数のＭＯＳＦＥＴからなる半導体装置の製造方
   法であって、 半導体基板（１）上に形成した導電層をゲート電極形状
   （４Ａ）（４Ｂ）にパターニングする工程、該導電層パ
   ターンを有する半導体基板（１）上に第１の絶縁膜（６
   ）を形成する工程、 該第１の絶縁膜（６）を一部の第１の領域（Ａ）のみ異
   方性エッチングを行い、該第１の領域（Ａ）上の該導電
   層パターン（４Ａ）の側面に該第１の絶縁膜（６）から
   なる第１の側壁（６Ｗ）を形成する工程、該第１の側壁
   （６Ｗ）の形成を終わった半導体基板（１）上に第２の
   絶縁膜（９）を形成する工程、該第２の絶縁膜（９）を
   、該第１の領域（Ａ）以外の全て、または一部からなる
   第２の領域（Ｂ）のみ異方性エッチングを行い、該第２
   の領域の段差部に該第２の絶縁膜（９）からなる第２の
   側壁（９Ｗ）を形成する工程を含むことを特徴とする半
   導体装置の製造方法。 〔２〕請求項（１）記載の工程を含み、更に、該第２の
   側壁（９Ｗ）の形成を終わった半導体基板（１）上に第
   ３の絶縁膜（１３）を形成する工程、 該第３の絶縁膜（１３）の全領域を異方性エッチングし
   て全領域の段差部に該第３の絶縁膜（１３）からなる第
   ３の側壁（１３Ｗ）を形成する工程を含むことを特徴と
   する半導体装置の製造方法。 〔３〕該第１の領域（Ａ）が周辺回路部からなり、該第
   ２の領域（Ｂ）がメモリセル部からなることを特徴とす
   る請求項〔１〕及び〔２〕記載の半導体装置の製造方法
   。