DE112007001161T5 - Selektives Bilden von Abstandhaltern auf Transistoren unterschiedlicher Klassen auf derselben Baugruppe - Google Patents

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Abstract

Verfahren, das aufweist:
selektives Bilden eines ersten Abstandhalters auf einer Gatterstruktur einer ersten Klasse von Transistoren auf einem Substrat, wobei die erste Klasse der Transistoren auf demselben Substrat gebildet ist wie eine zweite Klasse von Transistoren, die von der ersten Klasse der Transistoren unterschiedlich ist; und
Bilden eines zweiten Abstandhalters auf dem ersten Abstandhalter und auf einer Gatterstruktur der zweiten Klasse der Transistoren.

Description

  • GEBIET DER ERFINDUNG
  • Halbleiterherstellung.
  • HINTERGRUND DER ERFINDUNG
  • Metall-Oxid-Halbleiter (MOS – Metal Oxide Semiconductor)-Transistoren sind die grundlegenden Baublöcke für moderne integrierte Schaltungen. Eine typische hochintegrierte Schaltung, so wie eine mikroelektronische Baugruppe, kann Millionen Transistoren auf einem einzigen Siliziumsubstrat enthalten, das nicht größer ist als ein Daumennagel. Im Allgemeinen kann ein Transistor oder eine Baugruppe, und hiernach austauschbar so bezeichnet, eine Gatterstruktur umfassen, die auf dem Substrat gebildet ist, mit einem Quellenbereich und einem Senkenbereich, die voneinander durch die Gatterstruktur getrennt sind und innerhalb des Substrates benachbart der Gatterstruktur ausgebildet sind. Bei einem Transistor kann an einen elektronischen Schalter mit drei Knoten gedacht werden. Wenn eine Spannung an einen ersten Knoten des Transistors, d. h. das Gatter, angelegt wird, wird der Fluss des elektrischen Stromes zwischen den beiden anderen Knoten, d. h. dem Quellen- und dem Senkenbereich, durch einen Kanalbereich unterhalb des Gatters moduliert. Um zum Beispiel einen Typ eines n-Kanal (NMOS)-Transistors "EIN" zuschalten, wird eine positive Spannung an das Gatter angelegt, so dass ein elektrischer Strom, zwischen der Quelle und der Senke fließen kann. Um diesen Transistor "AUS" zuschalten, werden Null Volt an das Gatter angelegt, was den Fluss des elektrischen Stromes zwischen der Quelle und der Senke abschneidet.
  • Der Typ des Transistors bei einer mikroelektronischen Baugruppe ändert sich abhängig von seiner geplanten Funktion. Beispiele für Transistoren umfassen NMOS- und PMOS-Transistoren, die in logischen Schaltungen verwendet werden, und NMOS- und PMOS-Transistoren, die in SRAM-Schaltungen verwendet werden. Im Allgemeinen erfordert die Funktion von Speichertransistoren weniger Leistung (und daher einen langsameren Stromfluss), während Logik-Transistoren mehr Leistung erfordern (und daher einen schnelleren Stromfluss). Leistung (dargestellt durch die Formel Leistung gleich I × V, wobei I gleich dem Strom und V gleich der Spannung ist) wird durch die Geschwindigkeit von Elektronen, die sich von dem Quellen- und dem Senkenbereich durch den Kanalbereich bewegen, gemessen. Ein Verfahren zum Steuern dieser Bewegung und somit der Leistung eines gegebenen Transistors besteht darin, den Abstand von dem Quellenbereich zu dem Senkenbereich zu steuern.
  • Typischerweise, da Speichertransistoren weniger Leistung erfordern, ist der Abstand von dem Quellenbereich zu dem Senkenbereich größer, wenn mit dem eines Logik-Transistors verglichen wird.
  • Der Abstand zwischen dem Quellenbereich und dem Senkenbereich beeinflusst auch den Verlust des Stromflusses in dem AUS-Zustand. "Verlust" ist die Menge an Strom, die durch den Transistor fließt, wenn er in dem AUS-Zustand ist. Obwohl ein gegebener Transistor in dem AUS-Zustand ist, fließt weiter eine kleine Menge an Strom durch den Kanalbereich. Der Gesamtstrom eines Transistors wird durch den Stromfluss sowohl in dem EIN- als auch in dem AUS-Zustand gemessen. Das heißt, der Strom (I) ist gleich IEIN + IAUS, wobei IAUS im Vergleich zu IEIN sehr klein ist. Je größer der Abstand zwischen dem Quellenbereich und dem Senkenbereich ist, desto geringer ist der Verlust. Der Kompromiss besteht jedoch darin, dass die Gesamtgeschwindigkeit des Transistors verringert wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A veranschaulicht eine Ausführungsform einer mikroelektronischen Baugruppe.
  • 2A zeigt eine Querschnitts-Seitenansicht eines Bereiches einer mikroelektronischen Baugruppe, der eine Ausführungsform einer ersten Klasse eines Transistors und eine Ausführungsform einer zweiten Klasse eines Transistors trägt.
  • 2B zeigt 2A anschließend an das Bilden einer ersten Abscheideschicht.
  • 2C zeigt 2B anschließend an das Bilden einer Blockierschicht auf dieser.
  • 2D zeigt 2C anschließend an das selektive Ätzen.
  • 2E zeigt 2D anschließend an das Bilden einer zweiten Abscheideschicht auf dieser.
  • 2F zeigt 2E anschließend an einen selektiven Ätzprozess.
  • 2G zeigt 2F während eines selektiven Ätzprozesses.
  • 2H zeigt 2G anschließend an einen selektiven Ätzprozess.
  • 2I zeigt 2H anschließend an einen Ätzprozess.
  • 3 veranschaulicht eine schematische Darstellung einer Ausführungsform eines Verfahrens zum selektiven Abscheiden eines Abstandhalters auf einer mikroelektronischen Baugruppe.
  • 4 veranschaulicht eine schematische Darstellung einer alternativen Ausführungsform eines Verfahrens zum selektiven Abscheiden eines Abstandhalters auf einer mikroelektronischen Baugruppe.
  • 5 zeigt ein Computersystem, das einen Mikroprozessor umfasst, der in einem Paket eingeschlossen ist, das auf einer gedruckten Leiterkarte angebracht wird.
  • GENAUE BESCHREIBUNG
  • Die Herstellung von Transistoren kann das Bilden von "Abstandhalter"-Strukturen benachbart den Gatterstrukturen umfassen. Abstandhalter isolieren Gatterstapel und sorgen für einen Abstand zwischen einem Quellenbereich und einem Senkenbereich, um beispielsweise den Verlust im "AUS"-Zustand herabzusetzen, was folglich die Leistung verringert. Bei manchen Herstellungsverfahren wird eine formgetreue Schicht auf dem Substrat mit einer Vielzahl von Gatterstrukturen darauf abgeschieden. Die formgetreue Schicht wird dann anisotrop geätzt, was Abstandhalterstrukturen benachbart den Gatterstrukturen belässt. "Anisotropes Ätzen" ist ein Ätzprozess, der wenig oder kein Hinterschneiden zeigt, was zu Merkmalen führt, deren Seiten senkrecht zu der darunter liegenden Schicht sind.
  • Bei manchen Verfahren zum Herstellen mikroelektronischer Baugruppen wird das Leistungsverhalten einer Baugruppe verbessert, wenn die Quellen- und Senkenbereiche zum Beispiel mit Silizium-Germanium SiGe oder Silizium-Kohlenstoff SiC dotiert werden. SiGe kann derart eingeführt werden, dass es eine Druckbelastung auf einen Kanalbereich verursacht, was wiederum die Geschwindigkeit von Löchern erhöht, die sich von dem Quellenbereich zu dem Senkenbereich einer PMOS-Baugruppe bewegen. SiC kann derart eingeführt werden, dass es eine Zugbelastung bei einem Kanalbereich hervorruft, was wiederum die Geschwindigkeit von Elektronen erhöht, die sich von dem Quellenbereich zu dem Senkenbereich einer NMOS-Baugruppe bewegen. Bei manchen Anwendungen jedoch ermöglichen herkömmliche Verfahren zum Herstellen von Abstandhalterstrukturen keinen ausreichenden Raum zwischen Gatterstrukturen zum Dotieren der Quellen- und Senkenbereiche, die sich zwischen den Gattern abwechseln.
  • Gegenwärtige Prozesse zum Herstellen komplementärer Metall-Oxid-Halbleiter (CMOS – Complementary Metal Oxide Semiconductor) für mikroelektronische Baugruppen vereinigen Transistorbauelemente mit mehrbeiniger Ausgestaltung (isoliert und etwas zufällig ausgerichtet) und SRAM-Anordnungsbaugruppen auf demselben Substrat. Aufgrund der großen Anzahl von SRAM-Baugruppen in einer Anordnung ist der Abstand von Gatter zu Gatter zwischen SRAM-Baugruppen im Allgemeinen kleiner im Vergleich zu dem Abstand von Gatter zu Gatter zwischen Logik-Transistoren, die in der Anzahl geringer und zufällig angeordnet sind. Bei manchen Anwendungen kann eine erste Klasse von Transistoren, die sich auf demselben Substrat befindet wie eine zweite Klasse von Transistoren, eine Abnahme des Verlustes im AUS-Zustand zu Lasten verringerter Leistung haben. Bei manchen Ausführungsformen kann eine erste Klasse von Transistoren Transistoren mit einem ersten vorbestimmt bemessenen Abstandhalter umfassen und eine zweite Klasse von Transistoren kann Transistoren mit einem zweiten unterschiedlich vorbestimmt bemessenen Abstandhalter umfassen. Eine solche Ausführungsform kann beispielsweise bei einer Batterie für einen Laptop-Computer zweckmäßig sein, bei dem die Geschwindigkeit des Computers ihren Ausgleich in einer längeren Lebensdauer der Batterie findet. Bei einigen Ausführungsformen besteht eine Vorgehenswei se, dieses zu bewerkstelligen, darin, die Größe des Abstandhalters zu erhöhen. Jedoch können Herstellungsverfahren das Abscheiden einer formgetreuen Schicht auf einem Chip, auf dem sich unterschiedliche Klassen von Transistoren befinden, umfassen, wobei das Abscheiden nicht zwischen den unterschiedlichen Klassen der Transistoren unterscheidet. Als ein Ergebnis haben die Abstandhalter, die danach gebildet sind, im Wesentlichen dieselbe Dicke in Bezug auf die unterschiedlichen Klassen der Transistoren. Somit, während eine Verringerung des Verlustes im AUS-Zustand bei einer Klasse von Transistoren, z. B. PMOS-Logik-Transistoren, erreicht wird, kann dieses zu einem stark verschlechterten Leistungsverhalten bei manchen Transistoren führen, bei denen es einen geringen Abstand von Gatter zu Gatter gibt, so wie in einer SRAM-Transistoranordnung oder in gestapelten Baugruppen, was zu einem verschlechterten Leistungsverhalten und letztendlich zum Funktionsausfall führt.
  • Bei manchen Anwendungen kann eine mikroelektronische Baugruppe, die repräsentativ in der 1A gezeigt ist, sowohl Logik-Transistoren 102 als auch andere Arten von Transistoren 104 auf demselben Chip 100 umfassen. Andere Arten von Transistoren können SRAM-Speicher umfassen, sind jedoch nicht darauf beschränkt, hiernach insgesamt als "Nicht-Logik-Transistoren" bezeichnet. Logik-Transistoren erfordern im Allgemeinen mehr Leistung im Vergleich zu Nicht-Logik-Transistoren. Somit kann der Abstand zwischen dem Quellen- und dem Senkenbereich bei Logik-Transistoren kleiner sein, wenn mit Nicht-Logik-Transistoren verglichen wird. Als eine Folge kann IAUS in Logik-Transistoren höher sein, wenn mit Nicht-Logik-Transistoren verglichen wird. Bei manchen Anwendungen, so wie denjenigen Anwendungen, die ein langsameres Leistungsverhalten, jedoch eine längere Lebensdauer erfordern, können die Logik-Transistoren so konfiguriert werden, dass sie einen geringen IAUS haben.
  • 1B stellt eine Ausführungsform eines MOS-Transistors 108 dar. Der MOS-Transistor umfasst eine Gatterstruktur 110, einen Quellenbereich 112 und einen Senkenbereich 114, die auf einem Substrat 124 gebildet sind. Die Gatterstruktur 110 kann Abstandhalter 118 umfassen, die sich angrenzend an diese befinden. In dem EIN-Zustand, d. h. wenn negative Spannung angelegt wird, fließen Löcher von dem Quellenbereich 112 zu dem Senkenbereich 114 durch den Kanalbereich 116, was repräsentativ durch den Pfeil 120 angezeigt ist. In dem AUS-Zustand, d. h. wenn keine Spannung angelegt ist, fließt weiter eine kleine Menge Strom oder Verlust vom Quellenbereich 112 zum Senkenbereich 114 durch den Kanalbereich 116. Der Verlust ist eine direkte Funktion des Abstandes zwischen dem Quellenbereich 112 und dem Senkenbereich 114, repräsentativ mit dem Pfeil 122 gezeigt. Das heißt, die kleinere Gatterstruktur 110 sorgt für einen kleineren Abstand zwischen dem Quellen- und dem Senkenbereich 110 bzw. 112. Eine solche Ausgestaltung erlaubt im Allgemeinen eine relativ höhere Geschwindigkeit auf Kosten eines hohen Verlustes.
  • 1C stellt eine Ausführungsform eines SRAM-Transistors 130 dar. Der SRAM-Transistor umfasst eine Gatterstruktur 126, eine Gatterstruktur 128, einen Quellenbereich 130 und einen Senkenbereich 132, die auf einem Substrat 138 gebildet sind. Ähnlich wie bei der Ausführungsform in 1B sind ebenso ein Kanalbereich 134 und Abstandhalter 136 vorgesehen. Der Abstand zwischen der Quelle 130 und der Senke 132 ist repräsentativ mit dem Pfeil 136 gezeigt. Die größere Gatterstruktur 128 bildet einen größeren Abstand zwischen dem Quellenbereich 130 und dem Senkenbereich 132. Eine solche Ausgestaltung erlaubt im Allgemeinen eine relativ niedrigere Geschwindigkeit bei niedrigem Verlust.
  • Auf einem Chip können MOS-Logik-Transistoren zufällig angeordnet werden, während Nicht-Logik-Transistoren in einer Anordnung angeordnet werden können. Bei manchen Ausführungsformen belegt eine Anordnung einen größeren Raum im Vergleich zu den zufällig angeordneten Logik-Transistoren auf einem gegebenen Chip. Damit sollte der Abstand von Gatter zu Gatter, d. h. das Teilungsmaß, für eine Anordnung aus Nicht-Logik-Transistoren, so wie eine SRAM-Anordnung, so klein wie möglich sein. Bei Logik-Transistoren kann das Teilungsmaß ungefähr 180 Nanometer (nm) sein. Bei SRAM-Transistoren kann das Teilungsmaß ungefähr 160 nm sein.
  • Die 2A–2H veranschaulichen eine Ausführungsform eines Verfahrens zum selektiven Bilden eines Abstandhalters auf einer Gatterstruktur einer ersten Klasse von Transistoren. 2A zeigt einen Bereich einer mikroelektronischen Baugruppe 100, repräsentativ als Chip 200 gezeigt, der ein Substrat 202 mit einer Ausführungsform eines Transistors 204 einer ers ten Klasse und einer Ausführungsform eines Transistors 214 einer zweiten Klasse, die sich darauf befinden, umfasst. Der Transistor 204 kann eine Ätzsperre 206, eine Gatterelektrode 208 und ein Dielektrium 210 umfassen, insgesamt eine Gatterstruktur 212. Der Ätzsperrbereich 206 kann zum Beispiel Siliziumnitrid (Si3N4), Oxinitrid (SiOyNx) und dergleichen sein; die Gatterelektrode 208 kann zum Beispiel ein polykristalliner Halbleiter sein, so wie polykristallines Silizium (Polysilizium), Polysilizium-Germanium (Poly-SiGe) oder ein Metall, das zum Beispiel eine Arbeitsfunktion hat, die für einen Halbleiter vom p-Typ oder vom n-Typ geeignet ist; und das Dielektrikum 210 kann ein nicht leitendes Material sein, so wie Siliziumdioxid, Siliziumnitrid und dergleichen. Der Transistor 214 kann eine Ätzsperre 216, eine Gatterelektrode 218 und ein Dielektrikum 220, insgesamt eine Gatterstruktur 222, umfassen. Die Materialien der Gatterstruktur 222 können denen der Gatterstruktur 212 ähnlich sein. Bei manchen Ausführungsformen kann der Transistor 204 ein NMOS oder PMOS innerhalb eines SRAM oder eines NMOS-Logik-Transistors sein und der Transistor 214 kann ein PMOS-Logik-Transistor sein.
  • 2B zeigt eine Ausführungsform des Bildens einer ersten Abscheideschicht 224 auf der mikroelektronischen Baugruppe 100 der 2A. Bei manchen Ausführungsformen kann die erste Abscheideschicht 224 ein dielektrisches Material sein. Bei manchen Ausführungsformen kann die erste Abscheideschicht 224 formgetreu sein. Die erste Abscheideschicht 224 kann in einem Bereich von ungefähr 50 Angstrom (Å) bis 1500 Å sein. Bei manchen Ausführungsformen kann die erste Abscheideschicht 227 in einem Bereich von ungefähr 200 Å bis 600 Å sein. Die erste Abscheideschicht 224 kann durch Prozesse aufgebracht werden, die auf dem Gebiet bekannt sind. Beispiele solcher Prozesse umfassen, sind jedoch nicht beschränkt auf das physikalische Abscheiden aus der Gasphase (PVD – Physical Vapor Deposition), das Atomschicht-Abscheiden (ALD – Atomic Layer Deposition), das chemische Abscheiden aus der Gasphase (CVD – Chemical Vapor Deposition), CVD bei niedrigem Druck, plasmaunterstütztes CVD oder irgendein anderer geeigneter Prozess.
  • 2C zeigt eine Ausführungsform des selektiven Bildens einer Blockierschicht 226 auf der mikroelektronischen Baugruppe 100 der 2B. Bei manchen Ausführungsformen kann die Blockierschicht 226 ein mittels Licht abbildendes Material sein, so wie ein Fotolack. Fotolacke können durch einen Prozess aufgetragen werden, der als Fotolithografie bekannt ist, auch als Fotomaskieren bekannt. "Fotolithografie" ist ein Prozess, der verwendet wird, um ausgewählt Strukturen auf einer Substratfläche zu erzeugen. "Strukturierung" ist der grundlegende Arbeitsgang, der bestimmte Bereiche der obersten Schicht in einem gegebenen Herstellungsschritt von der Substratfläche entfernt. Fotolacke können entweder negativ oder positiv sein. In beiden Formen sind Fotolacke dreikomponentige Materialien, die eine Matrix, eine lichtaktive Verbindung und ein Lösemittel umfassen. Für Positivlacke kann die Matrix ein Novolac-Harz mit niedrigem Molekulargewicht sein, die lichtaktive Komponente kann eine Diazonaphthaquinon-Verbindung sein und das Lösemittel kann eine Mischung aus n-Butylacetat, Xylen und Cellosolve-Acetat sein. Bei negativen Fotolacken kann die Matrix zyklisches synthetisches Gummiharz sein, die lichtaktive Komponente kann eine Bis-Arylazid-Verbindung sein und das Lösemittelsystem kann ein aromatisches Lösemittel sein. Bei manchen Ausführungsformen kann die Blockierschicht 226 selektiv auf einen Transistor 204 der ersten Klasse abgeschieden oder aufgebracht werden. Bei manchen Ausführungsformen kann die Blockierschicht 226 auf eine Anordnung aus Transistoren aufgebracht werden.
  • 2D zeigt eine Ausführungsform der 2C anschließend an das selektive Entfernen der ersten Abscheideschicht 224. Bei manchen Ausführungsformen kann die erste Abscheideschicht 224 von der Gatterstruktur 222 trockengeätzt werden, während die Blockierschicht 226 auf der Gatterstruktur 212 verbleibt. Trockenätzen kann durch solche Prozesse durchgeführt werden, die reaktives Ionenätzen, Sputterätzen und Gasphasenätzen umfassen, jedoch nicht darauf beschränkt sind. Das Trockenätzen kann zu einem isotropen Ätzen führen. "I-sotropes Ätzen" ist ein Prozess, bei dem das Ätzen in alle Richtungen geschieht, was Hinterschneiden hervorruft. Nachdem das Trockenätzen auf dem freiliegenden Bereich der erste Abscheideschicht 224 durchgeführt ist, kann die Blockierschicht 226 von der Gatterstruktur 212 durch einen Prozess entfernt werden, der als "Veraschung" bekannt ist. "Veraschung" ist ein Verfahren des Abstreifens von Fotolack, das ein hochenergetisches Gas verwendet, üblicherweise ein Sauerstoffplasma oder Ozon, um den Fotolack abzubrennen. Das Ergebnis ist die Gatterstruktur 222 mit einer ersten Abstandhalterschicht 228 benachbart dieser und die Gatterstruktur 212, überdeckt mit der ersten Abscheideschicht 224, die im Wesentlichen oder vollständig unversehrt ist.
  • 2E zeigt eine Ausführungsform der 2D anschließend an das Bilden einer zweiten Abscheideschicht darauf. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 ein dielektrisches Material sein, das bei manchen Anwendungen ein von dem der ersten Abscheideschicht 227 unterschiedliches Material sein kann. Beispiele für dielektrische Materialien für die zweite Abscheideschicht umfassen Nitride, so wie (Si3N4), (SiOyNx) und dergleichen, sind jedoch nicht darauf beschränkt. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 formgetreu sein. Die zweite Abscheideschicht 230 kann in einem Bereich von ungefähr 100 Å bis 1000 Å sein. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 in einem Bereich von ungefähr 200 Å bis 600 Å sein. Die zweite Abscheideschicht 230 kann durch Prozesse aufgetragen werden, die auf dem Gebiet bekannt sind, einschließlich, jedoch nicht beschränkt auf PVD, ALD, CVD, CVD bei niedrigem Druck, plasmaunterstütztem CVD oder irgendeinem anderen geeigneten Prozess.
  • 2F zeigt eine Ausführungsform der 2E anschließend an das Entfernen der zweiten Abscheideschicht 230. Bei manchen Ausführungsformen kann die zweite Abscheideschicht 230 von den Gatterstrukturen 212 und 222 beider Transistoren 204 und 214 trockengeätzt werden. Das Trockenätzen kann durch solche Prozesse ausgeführt werden, die reaktives Ionenätzen, Sputterätzen und Ätzen in der Gasphase umfassen, jedoch nicht darauf beschränkt sind. Trockenätzen kann zu isotropem Ätzen führen. Nach dem Ätzen verbleibt ein zweischichtiger Abstandhalter 236, der die erste Abstandhalterschicht 228 und die zweite Abstandhalterschicht 232 umfasst, benachbart der Gatterstruktur 222 des Transistors 214. Die Gatterstruktur 212 des Transistors 204 andererseits umfasst die verbleibende erste Abscheideschicht 224 mit einer entfernbaren Abstandhalterschicht 234, die an diese angrenzt.
  • 2G zeigt eine Ausführungsform der 2F während eines selektiven Ätzprozesses der verbleibenden ersten Abscheideschicht 224 von der Gatterstruktur 212. Bei manchen Ausführungsformen kann die verbleibende erste Abscheideschicht 224 von der Gatterstruktur 212 nassgeätzt werden. Nassätzen kann durch Eintauchen, Aufsprühen oder sonstiges Anwenden einer chemischen Lösung auf das Substrat durchgeführt werden. Nassätzen kann zu isotropem Ätzen führen, welches mit derselben Geschwindigkeit sowohl in der vertikalen als auch in der horizontalen Richtung ätzen wird. Bei manchen Ausführungsformen wird nach dem Nassätzprozess die verbleibende zweite Abscheideschicht 230 automatisch von der Gatterstruktur 212 entfernt werden. Das heißt, da die verbleibende erste Abscheideschicht 224 durch den Nassätzprozess entfernt worden ist, hat der entfernbare Abstandhalter 234 nichts, an dem er anhaften kann (weder am Boden noch an der Seite), und wird automatisch beseitigt.
  • 2H zeigt eine Ausführungsform der 2G anschließend an den selektiven Ätzprozess, der mit Bezug auf die 2G beschrieben worden ist. Die Gatterstruktur 222 des Transistors 214 wird den zweischichtigen Abstandhalter 236 angrenzend an diesen enthalten, und die Gatterstruktur 212 des Transistors 204 wird keinen Abstandhalter umfassen, als ein Ergebnis der Ausführungsformen des Verfahrens, die mit Bezug auf die 2A–2G beschrieben sind. Bei manchen Ausführungsformen kann der zweischichtige Abstandhalter 236 in dem Bereich von ungefähr 5 nm bis 10 nm sein. Es sollte verstanden werden, dass das Verfahren, das in den 2A–2H verkörpert ist, auf demselben Chip wiederholt werden kann, um weitere Abstandhalter zu bilden.
  • Bei manchen Ausführungsformen kann anschließend an das Verfahren, das in den 2A-2H verkörpert ist, ein herkömmlicher Prozess zum Abscheiden eines Abstandhalters auf dem Substrat durchgeführt werden. Ein derartiger Prozess kann das Abscheiden einer formgetreuen ersten Abscheideschicht, das Trockenätzen der ersten Abscheideschicht, das Abscheiden einer formgetreuen zweiten Abscheideschicht und das Trockenätzen der zweiten Abscheideschicht umfassen, was zu einem Abstandhalter führt, der benachbart einer Vielzahl von Transistoren gebildet ist. Somit kann bei manchen Ausführungsformen ein Chip, der einem selektiven Abscheideprozess für Abstandhalter ausgesetzt war, anschließend selektiven Abscheideprozessen für Abstandhalter oder herkömmlichen Abscheideprozessen für Abstandhalter ausgesetzt werden, um Abstandhalter variierender Größen auf Transistoren variierender Klassen zu bilden (s. 2I). Zum Beispiel kann bei manchen Ausführungsformen eine Kombi nation aus wenigstens einem selektiven Abscheideprozess für Abstandhalter und wenigstens einem herkömmlichen Abscheideprozess für Abstandhalter zu einer ersten Klasse von Transistoren, die einen Abstandhalter von ungefähr 10 nm bis 50 nm haben, und einer zweiten Klasse von Transistoren, die Abstandhalter von ungefähr 50 nm bis 100 nm haben, führen. Bei manchen Ausführungsformen kann die erste Klasse der Transistoren aus Logik-Transistoren bestehen und die zweite Klasse der Transistoren kann aus Nicht-Logik-Transistoren bestehen.
  • 3 stellt eine schematische Ansicht einer Ausführungsform eines selektiven Abscheideprozesses für einen Abstandhalter dar. Ein Chip kann sowohl mit Logik-Transistoren als auch mit Nicht-Logik-Transistoren gebildet sein (300). Bei manchen Ausführungsformen sind Logik-Transistoren zufällig angeordnet und Speicher-Transistoren sind in einer Anordnung angeordnet. Eine erste Abscheideschicht kann formgetreu auf dem Chip abgeschieden werden (310). Dann kann eine Blockierschicht selektiv auf wenigstens einem Nicht-PMOS-Transistor abgeschieden werden (320). Ein Trockenätzprozess kann bei der ersten Abscheideschicht ausgeführt werden (330). Anschließend kann die Blockierschicht durch Veraschung oder irgendein anderes geeignetes Verfahren entfernt werden (340). Danach kann eine zweite Abscheideschicht formgetreu auf dem Chip abgeschieden werden (350). Ein Trockenätzprozess kann bei der zweiten Abscheideschicht (360) ausgeführt werden (360). Jegliche verbleibende erste Abscheideschicht kann dann durch einen Naßätzprozess oder irgendeinen anderen geeigneten Prozess entfernt werden (370). Anschließend können dann als Option selektive oder nicht selektive Abscheideprozesse auf dem Chip ausgeführt werden (380).
  • 4 stellt eine alternative schematische Ansicht einer Ausführungsform eines selektriven Abscheideprozesses für Abstandhalter dar. Ein Chip kann sowohl mit Logik-Transistoren als auch mit Nicht-Logik-Transistoren gebildet sein (400). Bei manchen Ausführungsformen können die Nicht-Logik-Transistoren Speicher (SRAM)-/und Logik-Transistoren sein. Bei manchen Ausführungsformen sind Logik-Transistoren zufällig angeordnet und Speicher-Transistoren sind in einer Anordnung angeordnet. Eine erste Abscheideschicht kann formgetreu auf dem Chip abgeschieden werden (410). Ein Trockenätzprozess kann bei der ersten Abscheideschicht ausgeführt werden, der Abstandhalter sowohl auf den Logik-Transistoren als auch auf den Nicht-Logik-Transistoren (420) hinterlässt. Dann kann eine Blockierschicht selektiv auf wenigstens einem Nicht-Logik-Transistor abgeschieden werden (430). Ein Trockenätzprozess kann bei jedem nicht blockierten Abstandhalter ausgeführt werden (440). Auf diese Weise kann die Größe jedes freiliegenden, nicht blockierten Abstandhalters ausgewählt teilweise oder vollständig entfernt werden. Anschließend kann die Blockierschicht durch Veraschung oder irgendein anderes geeignetes Verfahren entfernt werden (450). Anschließende selektive oder nicht selektive Abscheideprozesse können dann als Option auf dem Chip ausgeführt werden (460).
  • Gemäß Ausführungsformen der oben beschriebenen Verfahren kann ein dickerer Abstandhalter auf Gatterstrukturen von Logik-Transistoren gebildet werden als auf dort gleichfalls angeordneten Gatterstrukturen von Nicht-Logik-Transistoren. „Gleichfalls angeordnet" bedeutet, dass sowohl Logik-Transistoren als auch Nicht-Logik-Transistoren sich auf demselben Chip befinden. Das Ergebnis kann sein, den Verlust im AUS-Zustand in den Logik-Transistoren zu senken, ohne den Spalt von Abstandhalter zu Abstandhalter zwischen Gatterstrukturen in gestapelten Baugruppen zu schließen, wobei gleichzeitig ein dünnerer Abstandhalter auf SRAM-Transistoren gehalten wird, um bei diesem Typ von Anordnungen das Schließen des Spaltes von Abstandhalter zu Abstandhalter zwischen Gatterstrukturen zu verhindern. Das Dotieren der Quellen- und Senkenbereiche in Bezug auf jede Klasse der Transistoren kann ohne deren Blockieren bewerkstelligt werden.
  • Es sollte verstanden werden, dass die oben beschriebenen Ausführungsformen auf irgendeine Kombination aus Klassen von Baugruppen angewendet werden können, abhängig von den Bedürfnissen eines Gestalters und dem Kompromiss zwischen Energie/Leistungsverhalten. Das heißt, ein erster Abstandhalter einer ersten Größe kann auf einer ersten Klasse von Baugruppen gebildet werden und ein zweiter Abstandhalter einer zweiten Größe kann auf einer zweiten Klasse von Baugruppen gebildet werden, wobei die Klassen unterschiedlich sein können. Beispiele umfassen, sind jedoch nicht beschränkt auf eine erste Klasse, die NMOS-Baugruppen umfasst, und eine zweite Klasse, die PMOS-Baugruppen umfasst (oder umge kehrt) innerhalb einer Logikschaltung; eine erste Klasse, die NMOS-Baugruppen umfasst, und eine zweite Klasse, die PMOS-Baugruppen umfasst (oder umgekehrt) innerhalb einer SRAM-Speicheranordnungsschaltung; eine erste Klasse, die sowohl NMOS- als auch PMOS-Baugruppen innerhalb einer SRAM-Speicheranordnungsschaltung umfasst, und eine zweite Klasse, die sowohl MMOS- als auch PMOS-Baugruppen innerhalb einer Logikschaltung umfasst; oder eine erste Klasse, die alle PMOS-Baugruppen innerhalb von SRAM- und Logikschaltungen umfasst, und eine zweite Klasse, die alle NMOS-Baugruppen innerhalb von SRAM- und Logikschaltungen umfasst. Die Kombinationen sind praktisch grenzenlos.
  • 5 zeigt eine Querschnitts-Seitenansicht einer Baugruppe mit integrierten Schaltungen, die physikalisch und elektrisch mit einer gedruckten Leiterkarte oder einer gedruckten Schaltkarte (PCB – Printed Circuit Board) verbunden ist, um eine elektronische Anordnung zu bilden. Die elektronische Anordnung kann Teil eines elektronischen Systems sein, so wie eines Computers (z. B. Desktop, Laptop, tragbar, Server, usw.), eines drahtlosen Kommunikationsgerätes (z. B. Mobiltelefon, schnurloses Telefon, Pager usw.), eines Computer bezogenen Peripheriegerätes (z. B. Drucker, Scanner, Monitor usw.), eines Unterhaltungsgerätes (z. B. Fernsehen, Radio, Stereogerät, Abspielgerät für Bänder und Compaktdisks, Videokassettenrekorder, Abspielgeräte der Motion Picture Experts Group Audio Layer 3 (MP3) usw.), und dergleichen. 5 veranschaulicht die elektronische Anordnung als Teil eines Desktop-Computers. 5 zeigt eine elektronische Anordnung 500, die einen Chip 502 umfasst, der physikalisch und elektrisch mit einem Baugruppensubstrat 504 verbunden ist. Der Chip 502 ist ein Chip mit integrierten Schaltungen, so wie ein Mikroprozessor-Chip, der zum Beispiel Transistorstrukturen hat, die mit Spannung/Erde verbunden oder verschaltet sind, oder Eingabe/Ausgabe-Signale außerhalb des Chips durch Verbindungsleitungen zu Kontakten 506 auf einer Außenfläche des Chips 502. Der Chip kann entsprechend bekannter Waferverarbeitungstechniken gebildet werden, wobei als das Substrat das verwendet wird, das mit Bezug auf die 2A–2H beschrieben ist. Die Kontakte 506 des Chips 502 können mit Kontakten 508 ausgerichtet sein, die zum Beispiel eine Lötperlenschicht auf einer Außenfläche des Baugruppensubstrats 504 bilden. Auf einer Fläche des Baugruppensubstrats 504, die einer Fläche, die die Kontakte 508 enthält, gegenüberliegt, liegen Anschlusskontakte 510. Verbunden mit jedem der Anschlusskontakte 510 sind Lötperlen 512, die verwendet werden können, um die Baugruppe 514 mit einer Schaltkarte 516, so wie einer Hauptplatine oder einer anderen Schaltkarte, zu verbinden.
  • Obwohl die voranstehende Beschreibung bestimmte Schritte und Materialien aufgeführt hat, die bei dem Verfahren der vorliegenden Erfindung verwendet werden können, werden die Fachleute verstehen, dass viele Abänderungen und Ersetzungen vorgenommen werden können. Demgemäß ist es beabsichtigt, dass alle solchen Modifikationen, Änderungen, Ersetzungen und Zusätze so betrachtet werden, dass sie in den Gedanken und Umfang der Erfindung fallen, wie sie durch die angefügten Ansprüche definiert ist. Zusätzlich wird verstanden, dass die Herstellung einer Struktur mit mehreren metallischen Schichten auf einem Substrat, so wie einem Siliziumsubstrat, um eine Siliziumbaugruppe herzustellen, auf dem Gebiet wohlbekannt ist. Daher wird verstanden, dass die hierin gelieferten Figuren nur Teile einer beispielhaften mikroelektronischen Baugruppe veranschaulichen, die zum Umsetzen der vorliegenden Erfindung in die Praxis gehört. Somit ist die vorliegende Erfindung nicht auf die hierin beschriebenen Strukturen beschränkt.
  • ZUSAMMENFASSUNG
  • Verfahren zum selektiven Bilden eines Abstandhalters auf einer ersten Klasse von Transistoren und Baugruppen, die mit derartigen Verfahren gebildet sind. Das Verfahren kann das Abscheiden einer formgetreuen ersten Abscheideschicht auf einem Substrat, auf dem sich unterschiedliche Klassen von Transistoren befinden, das Abscheiden einer Blockierschicht auf wenigstens einer Klasse der Transistoren, das Trockenätzen der ersten Abscheideschicht, das Entfernen der Blockierschicht, das Abscheiden einer formgetreuen zweiten Abscheideschicht auf dem Substrat, das Trockenätzen der zweiten Abscheideschicht und das Nassätzen der verbleibenden ersten Abscheideschicht umfassen. Baugruppen können Transistoren einer ersten Klasse mit größeren Abstandhaltern im Vergleich zu Abstandhaltern von Transistoren einer zweiten Klasse umfassen.

Claims (20)

  1. Verfahren, das aufweist: selektives Bilden eines ersten Abstandhalters auf einer Gatterstruktur einer ersten Klasse von Transistoren auf einem Substrat, wobei die erste Klasse der Transistoren auf demselben Substrat gebildet ist wie eine zweite Klasse von Transistoren, die von der ersten Klasse der Transistoren unterschiedlich ist; und Bilden eines zweiten Abstandhalters auf dem ersten Abstandhalter und auf einer Gatterstruktur der zweiten Klasse der Transistoren.
  2. Verfahren nach Anspruch 1, bei dem das selektive Bilden aufweist: Bilden einer ersten dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; selektives Bilden einer mittels Licht abbildenden Schicht auf der zweiten Klasse der Transistoren; selektives Entfernen der ersten dielektrischen Schicht, so dass ein erster dielektrischer Abstandhalter auf der ersten Klasse der Transistoren verbleibt und so dass die dielektrische Schicht auf der zweiten Klasse der Transistoren unversehrt verbleibt; Entfernen der Fotolackschicht von der zweiten Klasse der Transistoren; Bilden einer zweiten dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; selektives Entfernen der zweiten dielektrischen Schicht; und Entfernen der verbleibenden zweiten dielektrischen Schicht von der zweiten Klasse der Transistoren.
  3. Verfahren nach Anspruch 2, bei dem die zweite dielektrische Schicht auf der zweiten Klasse der Transistoren während des Entfernens der verbleibenden ersten dielektrischen Schicht von der zweiten Klasse der Transistoren entfernt wird.
  4. Verfahren nach Anspruch 2, bei dem die erste Klasse der Transistoren Logik-Transistoren sind.
  5. Verfahren nach Anspruch 2, bei dem die erste Klasse der Transistoren Nicht-Logik-Transistoren sind.
  6. Verfahren nach Anspruch 2, bei dem die erste Klasse der Transistoren zufällig auf dem Substrat angeordnet wird.
  7. Verfahren nach Anspruch 2, bei dem die zweite Klasse der Transistoren entweder Logik- oder Nicht-Logik-Transistoren sind.
  8. Verfahren nach Anspruch 2, bei dem die zweite Klasse der Transistoren auf dem Substrat in einer Anordnung oder zufällig angeordnet sind.
  9. Verfahren nach Anspruch 1, bei dem das Substrat ein Chip ist.
  10. Verfahren nach Anspruch 1, bei dem das selektive Bilden aufweist: Bilden einer dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; selektives Entfernen der dielektrischen Schicht; selektives Bilden einer mittels Licht abbildenden Schicht auf der zweiten Klasse der Transistoren, wobei die dielektrische Schicht nur auf der ersten Klasse der Transistoren freiliegt; selektives Entfernen der freiliegenden dielektrischen Schicht; und Entfernen der mittels Licht abbildenden Schicht von der zweiten Klasse der Transistoren.
  11. Verfahren nach Anspruch 2, bei dem das Bilden aufweist: Bilden einer dritten dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; selektives Entfernen der dritten dielektrischen Schicht; Bilden einer vierten dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; und selektives Entfernen der vierten dielektrischen Schicht.
  12. Verfahren nach Anspruch 10, bei dem das Bilden aufweist: Bilden einer dritten dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; selektives Entfernen der dritten dielektrischen Schicht; Bilden einer vierten dielektrischen Schicht auf der ersten Klasse der Transistoren und der zweiten Klasse der Transistoren; und selektives Entfernen der vierten dielektrischen Schicht.
  13. Baugruppe, die aufweist: einen Chip; eine erste Klasse von Transistoren; eine zweite Klasse von Transistoren; einen ersten Abstandhalter angrenzend an eine Gatterstruktur der ersten Klasse der Transistoren; und einen zweiten Abstandhalter angrenzend an eine Gatterstruktur der zweiten Klasse der Transistoren, wobei der zweite Abstandhalter eine Dicke hat, die kleiner ist als die des Abstandhalters auf der ersten Klasse der Transistoren.
  14. Baugruppe nach Anspruch 13, bei der die erste Klasse der Transistoren Logik-Transistoren sind.
  15. Baugruppe nach Anspruch 13, bei der die erste Klasse der Transistoren Nicht-Logik-Transistoren sind.
  16. Baugruppe nach Anspruch 13, bei der die zweite Klasse der Transistoren entweder Logik- oder Nicht-Logik-Transistoren sind.
  17. System, das aufweist: eine Rechenvorrichtung, die aufweist: einen Mikroprozessor; eine gedruckte Leiterkarte; und ein Substrat, wobei der Mikroprozessor durch das Substrat an die gedruckte Leiterkarte gekoppelt ist, wobei das Substrat einen Chip, eine erste Klasse von Transistoren, eine zweite Klasse von Transistoren, einen ersten Abstandhalter angrenzend an eine Gatterstruktur der ersten Klasse der Transistoren und einen zweiten Abstandhalter angrenzend an eine Gatterstruktur der zweiten Klasse der Transistoren aufweist, wobei der zweite Abstandhalter eine Dicke hat, die kleiner ist als die des Abstandhalters auf der ersten Klasse der Transistoren.
  18. System nach Anspruch 17, bei dem die erste Klasse der Transistoren Logik-Transistoren sind.
  19. System nach Anspruch 17, bei dem die erste Klasse der Transistoren Nicht-Logik-Transistoren sind.
  20. System nach Anspruch 17, bei dem die zweite Klasse der Transistoren entweder Logik- oder Nicht-Logik-Transistoren sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890112B2 (en) 2010-04-02 2014-11-18 International Business Machines Corporation Controlling ferroelectricity in dielectric films by process induced uniaxial strain

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
US7456066B2 (en) * 2006-11-03 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Variable width offset spacers for mixed signal and system on chip devices
US20080179636A1 (en) * 2007-01-27 2008-07-31 International Business Machines Corporation N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers
US8058123B2 (en) * 2007-11-29 2011-11-15 Globalfoundries Singapore Pte. Ltd. Integrated circuit and method of fabrication thereof
JP5331618B2 (ja) * 2009-08-28 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8669617B2 (en) 2010-12-23 2014-03-11 Intel Corporation Multi-gate transistors
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
CN103730468B (zh) * 2012-10-16 2017-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、sram存储单元、sram存储器
US10868141B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Spacer structure and manufacturing method thereof
US10032906B2 (en) * 2016-04-29 2018-07-24 Samsung Electronics Co., Ltd. Vertical field effect transistor and method of fabricating the same
WO2019221706A1 (en) 2018-05-15 2019-11-21 Hewlett-Packard Development Company, L.P. Fluidic die with monitoring circuit fault protection structure

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US710765A (en) * 1902-03-28 1902-10-07 Andrew Chase Cunningham Floating dry-dock.
JPH03257962A (ja) * 1990-03-08 1991-11-18 Fujitsu Ltd 半導体装置の製造方法
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
KR950034830A (ko) 1994-04-29 1995-12-28 빈센트 비. 인그라시아 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법
JP3761918B2 (ja) 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US6417550B1 (en) 1996-08-30 2002-07-09 Altera Corporation High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage
US5898202A (en) * 1996-12-03 1999-04-27 Advanced Micro Devices, Inc. Selective spacer formation for optimized silicon area reduction
AU1040397A (en) 1996-12-04 1998-06-29 Hitachi Limited Semiconductor device
KR19980078235A (ko) * 1997-04-25 1998-11-16 문정환 반도체 소자의 제조 방법
TW359005B (en) * 1997-09-01 1999-05-21 United Microelectronics Corp Method for manufacturing mixed circuit bi-gap wall structure
KR100487504B1 (ko) 1997-12-12 2005-07-07 삼성전자주식회사 서로 다른 게이트 스페이서 형성 방법
US6121100A (en) 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
US6198142B1 (en) 1998-07-31 2001-03-06 Intel Corporation Transistor with minimal junction capacitance and method of fabrication
US6239472B1 (en) 1998-09-01 2001-05-29 Philips Electronics North America Corp. MOSFET structure having improved source/drain junction performance
US6887762B1 (en) 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US7629028B2 (en) 1999-03-19 2009-12-08 Battelle Memorial Insitute Methods of making monolayers
KR100332106B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US7391087B2 (en) 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6541343B1 (en) 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
US6372583B1 (en) 2000-02-09 2002-04-16 Intel Corporation Process for making semiconductor device with epitaxially grown source and drain
JP2001244469A (ja) 2000-03-02 2001-09-07 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6368926B1 (en) 2000-03-13 2002-04-09 Advanced Micro Devices, Inc. Method of forming a semiconductor device with source/drain regions having a deep vertical junction
US6495402B1 (en) 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US6734109B2 (en) 2001-08-08 2004-05-11 International Business Machines Corporation Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
US6890824B2 (en) * 2001-08-23 2005-05-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
KR100406537B1 (ko) 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
US6506642B1 (en) * 2001-12-19 2003-01-14 Advanced Micro Devices, Inc. Removable spacer technique
FR2838237B1 (fr) 2002-04-03 2005-02-25 St Microelectronics Sa Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor
US7473947B2 (en) 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
DE10246718A1 (de) 2002-10-07 2004-04-22 Infineon Technologies Ag Feldeffekttransistor mit lokaler Source-/Drainisolation sowie zugehöriges Herstellungsverfahren
US6743684B2 (en) 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
US6806584B2 (en) 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
US6864135B2 (en) * 2002-10-31 2005-03-08 Freescale Semiconductor, Inc. Semiconductor fabrication process using transistor spacers of differing widths
US6943077B2 (en) * 2003-04-07 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective spacer layer deposition method for forming spacers with different widths
FR2854276A1 (fr) 2003-04-24 2004-10-29 Koninkl Philips Electronics Nv Dispositif semiconducteur comprenant des extensions realisees en un materiau a faible temperature de fusion.
US7045408B2 (en) * 2003-05-21 2006-05-16 Intel Corporation Integrated circuit with improved channel stress properties and a method for making it
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US7019326B2 (en) 2003-11-14 2006-03-28 Intel Corporation Transistor with strain-inducing structure in channel
US6946709B2 (en) * 2003-12-02 2005-09-20 International Business Machines Corporation Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
US7101765B2 (en) 2004-03-31 2006-09-05 Intel Corporation Enhancing strained device performance by use of multi narrow section layout
US7112859B2 (en) 2004-05-17 2006-09-26 Intel Corporation Stepped tip junction with spacer layer
JP2006041118A (ja) * 2004-07-26 2006-02-09 Toshiba Corp 半導体装置及びその製造方法
US20060065937A1 (en) 2004-09-30 2006-03-30 Thomas Hoffmann Short channel effect of MOS devices by retrograde well engineering using tilted dopant implantation into recessed source/drain regions
US7335959B2 (en) 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890112B2 (en) 2010-04-02 2014-11-18 International Business Machines Corporation Controlling ferroelectricity in dielectric films by process induced uniaxial strain
DE112011101181B4 (de) * 2010-04-02 2020-10-08 Centre National De La Recherche Scientifique Steuerung der Ferroelektrizität in dielektrischen Dünnschichten durch prozessinduzierte monoaxiale Spannungen

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