TWI472040B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係有關半導體裝置，而在此半導體裝置中，抑制從金屬氧化物半導體(MOS)電容器至矽基板的漏洩電流。
當MOS電容器被形成於矽基板上，且以和施加於矽基板之電壓相同的電壓來予以使用時，該MOS電容器之矽基板側的電極必須被形成於和矽基板之導電性相反的導電性之井區域上。當該MOS電容器具有大的面積，並且特別被使用在高溫下時，在矽基板與其中形成有矽基板側電極的井區域之間，漏洩電流變得相當大，這會造成電路構造上的問題。
防止上述漏洩電流的習知方法包含和形成電容器，且具有第一多晶矽層與第二多晶矽層為對向電極有關之方法，以及和如同在絕緣體上矽(SOI)中一樣，藉由氧化物膜來使矽基板與其中形成有矽基板側電極的井區域分開有關之方法。
除了漏洩電流的問題之外，做為在動態隨機存取記憶體(DRAM)單元(cell)中實現電容器之高度整合的方法，習知上，已經使用藉由利用形成於矽基板中之溝槽的凹陷表面所形成之溝槽式電容器，如同在JP 02-165663 A中所敘述者。
如同在上面所已經說明者，做為抑制從電容器寄生性地流至另一電路的漏洩電流之方法，當電容器係由兩個多晶矽層所形成時，會有增加形成第二多晶矽層之步驟的需求，並且因為相較於由插入閘極氧化物膜於其間之矽基板與多晶矽所形成的電容器，電極之間的漏洩電流大，所以需要使介於第一多晶矽層與第二多晶矽層間之絕緣膜的品質最佳化。此外，當使用SOI基板，藉由氧化物膜來使井與矽基板分開時，基板的成本增加，這變成是問題。
代替使用如上所述的兩個多晶矽層或SOI基板，本發明利用溝槽式電容器，以減小介於矽基板與井之間的接觸面積，而井用做為電容器之矽基板側上的電極，藉以抑制介於矽基板與用做為矽基板側上之電極的井之間的漏洩電流。
明確地說，本發明提供包含金屬氧化物半導體(MOS)電容器之半導體裝置，其包括：第一導電性類型的矽基板；第二導電性類型的輕度掺雜之井區域，其係藉由將雜質擴散入該矽基板內來予以形成的；電荷累積區域，係形成於該第二導電性類型的輕度掺雜之井區域中；溝槽，係形成於該電荷累積區域中；第二導電性類型的重度掺雜區域，其係形成在該電荷累積區域的外部，且具有比該第二導電性類型的輕度掺雜井區域之雜質濃度更高的雜質濃度；氧化物膜，係形成在形成於該電荷累積區域中之該等溝槽中，和在該第一導電性類型的矽基板之表面上；多晶矽電極，係形成於該氧化物膜上；以及基板側電極，係形成而與該第二導電性類型的重度掺雜區域相接觸。
本發明也提供包含MOS電容器之半導體裝置，其包括：第一導電性類型的矽基板；第二導電性類型的輕度掺雜之井區域，其係藉由將雜質擴散入該矽基板內來予以形成的；電荷累積區域，係形成於該第二導電性類型的輕度掺雜之井區域中；溝槽，係形成於該電荷累積區域中；第二導電性類型的重度掺雜區域，其係形成在該電荷累積區域的外部，且具有比該第二導電性類型的輕度掺雜井區域之雜質濃度更高的雜質濃度；第二導電性類型的重度掺雜之電荷累積區域，係形成在形成於該電荷累積區域中之該等溝槽中，和在該第一導電性類型的矽基板之表面上；氧化物膜，係形成於該第二導電性類型的重度掺雜之電荷累積區域上；多晶矽電極，係形成於該氧化物膜上；以及基板側電極，係形成而與該第二導電性類型的重度掺雜區域相接觸。
有了上述手段，可以使介於該第一導電性類型的矽基板與該第二導電性類型的井區域間之接觸面積減小，且因此，可以使介於該第一導電性類型的矽基板與該第二導電性類型的井區域間之漏洩電流減少。
下面將參照附圖來說明本發明之代表性實施例。
圖1為依據本發明第一實施例之半導體裝置的剖面視圖。半導體裝置100具有下面的結構。舉例來說，在具有20到30Ωcm之電阻的p-型矽基板1中，輕度掺雜的n-型井區域2被形成至20μm的深度，且具有諸如濃度為約1x1016 cm-3 之磷的雜質。此外，與基板側電極8相接觸之重度掺雜的n-型區域7被形成於輕度掺雜的n-型井區域2之表面的一部分上，重度掺雜的n-型區域7具有1x1024 cm-3 的濃度，並且使用磷或砷做為雜質。
其後，多個溝槽3被形成於矽基板1的表面上，各溝槽3具有至5到10μm的深度及2到3μm的開口寬度。在形成溝槽3之後，矽基板1被熱氧化而形成具有500之厚度的氧化物膜4於矽基板1的表面上和溝槽3的內壁上。在氧化物膜4上，多晶矽膜被沉積至4,000之厚度，雜質被導入至多晶矽膜而賦予導電性，而後，多晶矽膜被圖案化以形成多晶矽電極5於包含多個溝槽3之輕度掺雜的n-型井區域2上。在電極5下方的區域被稱為電荷累積區域6，且用做為電容器。然後，鋁合金被形成至約5,000的厚度於重度掺雜的n-型區域7上做為基板側電極8。
如上所述，藉由形成溝槽3於電荷累積區域6中，可以使介於p-型矽基板1與輕度掺雜的n-型井區域2間之接觸面積減小，且因此，可以使介於p-型矽基板1與輕度掺雜的n-型井區域2間之漏洩電流減少。注意，基板和井區域已經分別被敘述為p-型和n-型，但是導電性類型可以是相反而使得基板為n-型且井區域為p-型。
圖2為依據本發明第二實施例之半導體裝置101的剖面視圖。半導體裝置101具有下面的結構。舉例來說，在具有20到30Ωcm之電阻的p-型矽基板1中，輕度掺雜的n-型井區域2被形成至20μm的深度，且具有諸如濃度為約1x1016 cm-3 之磷的雜質。此外，與基板側電極8相接觸之重度掺雜的n-型區域7被形成於輕度掺雜的n-型井區域2之表面的一部分上，重度掺雜的n-型區域7具有1x1020 cm-3 的濃度，並且使用磷或砷做為雜質。
其後，多個溝槽3被形成於矽基板1的表面上，各溝槽3具有至5到10μm的深度及2到3μm的開口寬度。重度掺雜的n-型電荷累積區域9係形成於溝槽3的內壁上和矽基板1的表面上。注意，重度掺雜的n-型電荷累積區域9具有1x1018 到1x1020 cm-3 的濃度。然後，矽基板1被熱氧化而形成具有500之厚度的氧化物膜4於矽基板1的表面上和溝槽3的內壁上。在氧化物膜4上，多晶矽膜被沉積至4,000之厚度，雜質被導入至多晶矽膜而賦予導電性，而後，多晶矽膜被圖案化以形成多晶矽電極5於包含多個溝槽3之輕度掺雜的n-型井區域2上。電極5被形成而具有與重度掺雜的n-型電荷累積區域之尺寸相同的尺寸。然後，鋁合金被形成至約5,000的厚度於重度掺雜的n-型區域7上做為基板側電極8。
如上所述，藉由形成溝槽3於電荷累積區域6中，可以使介於p-型矽基板1與輕度掺雜的n-型井區域2間之接觸面積減小，且因此，可以使介於p-型矽基板1與輕度掺雜的n-型井區域2間之漏洩電流減少。此外，在施加電壓期間，可以藉由形成重度掺雜的n-型電荷累積區域9來防止多晶矽電極5的空乏。
100．．．半導體裝置
1．．．p-型矽基板
2．．．輕度掺雜的n-型井區域
3．．．溝槽
4．．．氧化物膜
5．．．多晶矽電極
6．．．電荷累積區域
7．．．重度掺雜的n-型區域
8．．．基板側電極
9．．．重度掺雜的n-型電荷累積區域
101．．．半導體裝置
在伴隨的圖式中：
圖1係依據本發明第一實施例之半導體裝置的剖面視圖；及
圖2係依據本發明第二實施例之半導體裝置的剖面視圖。
1．．．p-型矽基板
2．．．輕度掺雜的n-型井區域
3．．．溝槽
4．．．氧化物膜
5．．．多晶矽電極
6．．．電荷累積區域
7．．．重度掺雜的n-型區域
8．．．基板側電極
100．．．半導體裝置

Claims (2)

  1. 一種具有金屬氧化物半導體電容器之半導體裝置，該半導體裝置包括：第一導電性類型的矽基板；第二導電性類型的輕度掺雜之井區域，係藉由將雜質擴散入該矽基板內來予以設置的；電荷累積區域，係設置在該第二導電性類型的輕度掺雜之井區域中；多個溝槽，係設置在該電荷累積區域中；第二導電性類型的重度掺雜區域，係設置在該電荷累積區域的外部，且具有比該第二導電性類型的輕度掺雜井區域之雜質濃度更高的雜質濃度；氧化物膜，係設置在設置於該電荷累積區域中之該多個溝槽中，和在該第一導電性類型的矽基板之表面上；多晶矽電極，係設置在該氧化物膜上；以及基板側電極，係設置而與該第二導電性類型的重度掺雜區域相接觸。
  2. 一種具有金屬氧化物半導體電容器之半導體裝置，該半導體裝置包括：第一導電性類型的矽基板；第二導電性類型的輕度掺雜之井區域，係藉由將雜質擴散入該矽基板內來予以設置的；電荷累積區域，係設置於該第二導電性類型的輕度掺雜之井區域中；多個溝槽，係設置於該電荷累積區域中；第二導電性類型的重度掺雜區域，係設置在該電荷累積區域的外部，且具有比該第二導電性類型的輕度掺雜井區域之雜質濃度更高的雜質濃度；第二導電性類型的重度掺雜之電荷累積區域，係設置在設置於該電荷累積區域中之該多個溝槽中，和在該第一導電性類型的矽基板之表面上；氧化物膜，係設置於該第二導電性類型的重度掺雜之電荷累積區域上；多晶矽電極，係設置於該氧化物膜上；以及基板側電極，係設置而與該第二導電性類型的重度掺雜區域相接觸。
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