TW201440173A - 埋入式字元線動態隨機存取記憶體及其製造方法 - Google Patents

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一種埋入式字元線動態隨機存取記憶體及其製造方法。所述埋入式字元線動態隨機存取記憶體包括基板、至少一個埋入式字元線結構、第一摻雜區以及第二摻雜區。埋入式字元線結構是配置在基板中。第一摻雜區是鄰接埋入式字元線結構配置在基板中。第二摻雜區是配置在第一摻雜區上方的基板中，其中第一摻雜區的摻雜濃度低於第二摻雜區的摻雜濃度。

Description

埋入式字元線動態隨機存取記憶體及其製造方法
本發明是有關於一種動態隨機存取記憶體及其製造方法，且特別是有關於一種埋入式字元線動態隨機存取記憶體及其製造方法。
動態隨機存取記憶體屬於一種揮發性記憶體，其是由多個記憶胞構成。每一個記憶胞主要是由一個電晶體與一個由電晶體所操控的電容器所構成，且每一個記憶胞藉由字元線與位元線彼此電性連接。
為提高動態隨機存取記憶體的積集度以加快元件的操作速度，以及符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體(buried word line DRAM)，以滿足上述種種需求。
然而，傳統的埋入式字元線動態隨機存取記憶體使用單一離子濃度的離子植入製程來形成源/汲極，此種植入方法會在埋 入式字元線閘極下方產生較高的電場，從而在源/汲極與閘極之間的重疊區域造成較高的閘極引致汲極漏電流(GIDL current)，並降低埋入式字元線動態隨機存取記憶體的記憶時間(retention time)。
本發明提供一種埋入式字元線動態隨機存取記憶體及其製造方法，可改善較高的閘極引致汲極漏電流及較短的記憶時間的問題。
本發明提供一種埋入式字元線動態隨機存取記憶體，包括基板、至少一個埋入式字元線結構、第一摻雜區以及第二摻雜區。埋入式字元線結構，配置在基板中。第一摻雜區，鄰接埋入式字元線結構配置在基板中。第二摻雜區，配置在第一摻雜區上方的基板中，其中第一摻雜區的摻雜濃度低於第二摻雜區的摻雜濃度。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體中，第一摻雜區的摻雜劑量為1.5×1012 atoms/cm2~1.5×1013 atoms/cm2。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體中，第二摻雜區的摻雜劑量為1.5×1013 atoms/cm2~1.5×1014 atoms/cm2。
依照本發明的一實施例所述，在上述的埋入式字元線動 態隨機存取記憶體中，埋入式字元線結構包括埋入式字元線以及閘介電層。埋入式字元線，配置於基板的溝渠內。閘介電層，配置於溝渠的底部及側壁上，其中埋入式字元線藉由閘介電層與基板分隔。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體中，埋入式字元線結構更包括襯層，襯層配置於埋入式字元線與閘介電層之間。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體中，第一摻雜區與第二摻雜區的界面在基板中的深度為埋入式字元線的頂部表面在基板中的深度。
本發明提供一種埋入式字元線動態隨機存取記憶體的製造方法，包括以下步驟。提供基板，基板中形成有至少一埋入式字元線結構。在基板中形成鄰接埋入式字元線結構的第一摻雜區。在基板中形成第二摻雜區，其中第二摻雜區形成於第一摻雜區上方，且第一摻雜區的摻雜濃度低於第二摻雜區的摻雜濃度。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體的製造方法中，第一摻雜區的摻雜劑量為1.5×1012 atoms/cm2~1.5×1013 atoms/cm2，而第二摻雜區的摻雜劑量為1.5×1013 atoms/cm2~1.5×1014 atoms/cm2。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體的製造方法中，形成第一摻雜區時所提供的摻雜能量大於形成第二摻雜區時所提供的摻雜能量。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體的製造方法中，形成埋入式字元線結構的步驟包括以下步驟。於基板中形成溝渠。於溝渠的表面形成閘介電層。於閘介電層上形成埋入式字元線。
依照本發明的一實施例所述，在上述的埋入式字元線動態隨機存取記憶體的製造方法中，形成埋入式字元線之前還可包括於閘介電層表面形成襯層。
基於上述，在本發明所提出的埋入式字元線動態隨機存取記憶體中，由於在鄰接埋入式字元線結構的基板中配置摻雜濃度不同的第一摻雜區及第二摻雜區，且其中第一摻雜區的摻雜濃度小於第二摻雜區的摻雜濃度，因此在不劣化源/汲極導電性及記憶體的單胞電流(cell current)的情形下，可以有效地減少埋入式字元線的閘極邊緣角落下方的電場，並從而改善舊有埋入式字元線動態隨機存取記憶體的較高的閘極引致汲極漏電流及較短的記憶時間的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20‧‧‧埋入式字元線動態隨機存取記憶體
100、200‧‧‧基板
102、202‧‧‧埋入式字元線結構
104、204‧‧‧第一摻雜區
106、206‧‧‧第二摻雜區
108、208‧‧‧埋入式字元線
110、210‧‧‧閘介電層
112、212‧‧‧襯層
114、214‧‧‧井區
200a‧‧‧溝渠
304、306、314‧‧‧摻雜濃度曲線
圖1為本發明的一實施例中的埋入式字元線動態隨機存取記憶體的剖面示意圖。
圖2A至圖2C表示本發明的一實施例中的埋入式字元線動態隨機存取記憶體的製造方法的流程圖。
圖3表示本發明的一實施例中的埋入式字元線動態隨機存取記憶體的摻雜區的摻雜濃度曲線圖。
圖1為本發明的一實施例中的埋入式字元線動態隨機存取記憶體的剖面示意圖。
請參照圖1，埋入式字元線動態隨機存取記憶體10包括基板100、至少一個埋入式字元線結構102、第一摻雜區104以及第二摻雜區106。基板100的材料例如是單晶矽、多晶矽、非晶矽或其他適合的材料。在本實施例中，基板100還可包括井區114，井區114一般配置在基板100上。井區114例如是經P型摻質或N型摻質所摻雜的區域，且井區114的形成方法包括離子植入法。
埋入式字元線結構102配置在基板100中。在本實施例中，埋入式字元線結構102包括埋入式字元線108、閘介電層110以及襯層112。埋入式字元線108配置在基板100的溝渠內，埋入式字元線108的材料例如是鎢、矽化鎢、氮化鈦…等過渡金屬導體，形成方法例如是物理氣相沈積法、化學氣相沈積法或原子層氣相沈積法。閘介電層110配置在基板100中的溝渠的底部及側壁上，其中埋入式字元線108藉由閘介電層110與基板100分隔。閘介電層110的材料例如是氧化矽，其形成方法包括在爐管中進 行熱氧化製程之類的製程。襯層112配置在埋入式字元線108與閘介電層110之間。襯層112的材料包括氮化鈦、氮化組…等過渡金屬氮化物，其形成方法例如是物理氣相沈積法、化學氣相沈積法或原子層氣相沈積法。襯層112的作用為增加埋入式字元線108與閘介電層110之間的附著力，從而增加埋入式字元線動態隨機存取記憶體10的可靠度。
第一摻雜區104是鄰接埋入式字元線結構102而配置在基板100中。第一摻雜區104的形成方法例如是離子植入法，第一摻雜區104的摻質例如是N型摻質(如磷或砷，但不限於此)或P型摻質(如硼，但不限於此)，摻質與井區114的P型或N型摻質相反，且第一摻雜區104的摻雜劑量例如是1.5×1012 atoms/cm2~1.5×1013 atoms/cm2。
第二摻雜區106，配置在第一摻雜區104上的基板100中。第二摻雜區106的形成方法例如是離子植入法，其中第二摻雜區106的摻質例如是N型摻質或P型摻質，摻質與第一摻雜區104的相同，且第二摻雜區106的摻雜劑量例如是1.5×1013 atoms/cm2~1.5×1014 atoms/cm2。在本實施例中，第一摻雜區104與第二摻雜區106的界面在基板100中的深度大約為埋入式字元線108的頂部表面在基板100中的深度，因此可減少第二摻雜區106與埋入式字元線108的重疊深度，從而可減少埋入式字元線108閘極附近的高電場區的面積，進一步降低閘極引致汲極漏電流。另外，第一摻雜區104摻雜濃度降低亦使得第一摻雜區104 與埋入式字元線108的重疊區域的電場強度降低，從而降低閘極引致汲極漏電流。更具體地說，相較於傳統單一摻雜濃度的埋入式字元線動態隨機存取記憶體而言，由於在本實施例中，第二摻雜區106在深度上幾乎不與具有良好導電性的埋入式字元線108重疊，而且第一摻雜區104與埋入式字元線108的重疊區域的摻質濃度降低，因此可降低埋入式字元線108所造成的閘極引致汲極漏電流。
值得一提的是，由於第一摻雜區104的摻雜濃度低於第二摻雜區106的摻雜濃度，且第二摻雜區106在深度上幾乎不與埋入式字元線108重疊，因此在不劣化埋入式字元線動態隨機存取記憶體10的單胞電流的情形下，可降低埋入式字元線動態隨機存取記憶體10的閘極引致汲極漏電流，並從而提高埋入式字元線動態隨機存取記憶體10的記憶時間。除此之外，相較於僅具有單一摻雜區的傳統埋入式字元線動態隨機存取記憶體而言，由於埋入式字元線108在深度上幾乎不與第二摻雜區106重疊，因此在此可降低閘極至源/汲極電容(gate-to source/drain capacitance)的情形下，本實施例的埋入式字元線動態隨機存取記憶體10可提供源/汲極較佳的閘極覆蓋控制(overlay control of gate to source/drain)，進而降低閘極至源/汲極之耦合電容(coupled capacitance)，並進一步地改善耦合干擾(coupling disturbance)。
基於上述實施例可知，相較於第一摻雜區104而言，第二摻雜區106的摻雜濃度較大且幾乎不與埋入式字元線108重 疊，因此在不劣化埋入式字元線動態隨機存取記憶體10的單胞電流的情形下，可降低埋入式字元線動態隨機存取記憶體10的閘極引致汲極漏電流，因而提高埋入式字元線動態隨機存取記憶體10的記憶時間。
需注意的是，雖然在本實施例中，為了方便說明而以埋入式字元線動態隨機存取記憶體10具有一個埋入式字元線結構102為例進行說明，但是本發明並不以此為限。在其他實施例中，埋入式字元線動態隨機存取記憶體10亦可具有多個埋入式字元線結構102，亦即只要是具有至少一個埋入式字元線結構102即屬於本發明所保護的範圍。除此之外，在本實施例中，雖然使用上述的埋入式字元線結構102，但是本發明不以此為限，在其他實施例中，亦可使用其他類型的埋入式字元線結構。
圖2A至圖2C表示本發明的一實施例中的埋入式字元線動態隨機存取記憶體的製造方法的流程圖。
首先，請參照圖2A，提供基板200，基板200中形成有至少一個埋入式字元線結構202及井區214。在本實施中，形成埋入式字元線結構202包括以下步驟。於基板200中先形成溝渠200a，溝渠200a的形成方法例如是乾式蝕刻或其他非等向性(anisotropic)蝕刻方法；接著，於基板200的溝渠200a的表面形成閘介電層210，閘介電層210的形成方法例如是在爐管中進行熱氧化製程；繼之，在於閘介電層210上可選擇性地形成襯層212，襯層212的形成方法例如是物理氣相沈積法、化學氣相沈積法或原 子層氣相沈積法。接著，於襯層212表面形成埋入式字元線208，埋入式字元線208的形成方法例如是物理氣相沈積法、化學氣相沈積法或原子層氣相沈積法。在本實施例中，襯層212是形成於埋入式字元線208與閘介電層210之間。然而，本發明並不以此為限，在其他實施例中，亦可不形成襯層212而直接在基板200的溝渠200a的底部與側壁上形成埋入式字元線208。井區214的結構及形成方法相似於上述實施例的井區114，故在此不再贅述。
接著，請參照圖2B，在基板200中形成鄰接埋入式字元線結構202的第一摻雜區204。第一摻雜區204的摻質可為N型摻質，例如磷或砷，但不限於此；或者，第一摻雜區204的摻質可為P型摻質，例如硼，但不限於此。而第一摻雜區204的摻質一般與井區114的P型或N型摻質相反，且第一摻雜區204的形成方法例如是離子植入法，摻雜劑量約為1.5×1012 atoms/cm2~1.5×1013 atoms/cm2。
繼之，請參照圖2C，在基板200中形成第二摻雜區206，其中第二摻雜區206形成於第一摻雜區204上，且第一摻雜區204的摻雜濃度低於第二摻雜區206的摻雜濃度。第二摻雜區206的摻質與第一摻雜區204的摻質相同。在本實施例中，相較於第一摻雜區204的形成方法而言，第二摻雜區206的形成方法例如是在基板200上以較小的摻雜能量進行離子植入法，從而在第一摻雜區204上形成摻雜劑量約為1.5×1013 atoms/cm2~1.5×1014 atoms/cm2的第二摻雜區206。進一步地說，由於第二摻雜區206 是直接形成於第一摻雜區204上，故在形成第二摻雜區206時不用額外提供另外的光罩即可進行第二摻雜區206的離子植入製程，因此可降低光罩的使用成本，且此製程完全相容於現今的DRAM製程技術。除此之外，在本實施例中，由於第一摻雜區204所提供的摻雜能量大於形成所提供的摻雜能量，因此可確保第一摻雜區204在基板200中的摻雜深度大於第二摻雜區206在基板200中的摻雜深度。除此之外，可適當地調整上述摻雜能量以調整第二摻雜區206的深度，從而避免第二摻雜區206與埋入式字元線208發生過度重疊而造成閘極引致汲極漏電流的問題。
接著，以本發明所屬技術領域具有通常知識者所熟知的埋入式字元線動態隨機存取記憶體的製程完成埋入式字元線動態隨機存取記憶體20，並在此不再贅述。
基於上述實施例可知，由於第二摻雜區206的摻雜濃度是形成在第一摻雜區204上方的基板200中，因此可利用同一個光罩進行第一摻雜區204與第二摻雜區206的離子植入製程，故此製程方法可節省光罩的使用成本。
實例
將原有汲極摻雜能量20KeV、摻雜劑量為2.8×1013 atoms/cm2的製程參數，改為第一摻雜區之摻雜能量35KeV、摻雜劑量為1×1013 atoms/cm2；第二摻雜區之摻雜能量10KeV、摻雜劑量為2.4×1013 atoms/cm2。結果和原有的摻雜區相比，具有不同摻雜濃度的兩個摻雜區之記憶時間可改善40毫秒(millisecond)以上。
圖3表示本發明的一實施例中的埋入式字元線動態隨機存取記憶體的摻雜區的摻雜濃度曲線圖。圖3的縱軸表示在埋入式字元線動態隨機存取記憶體的深度，而圖3的横軸表示上述深度所對應的摻雜濃度。
請參照圖3，其中曲線314為圖1的實施例中的井區114的摻雜濃度曲線，曲線304表示圖1的實施例中的第一摻雜區104的摻雜濃度曲線，而曲線306表示圖1的實施例中的第二摻雜區106的摻雜濃度曲線。實務上，圖3之摻雜濃度可由下述之摻雜劑量來實現：第一摻雜區106的摻雜深度大約為200nm~300nm，且所對應的摻雜劑量大約為1.5×1012 atoms/cm2~1.5×1013 atoms/cm2；第二摻雜區106的摻雜深度大約為100nm~200nm，且所對應的摻雜劑量大約為1.5×1013 atoms/cm2~1.5×1014 atoms/cm2。
綜上所述，上述實施例至少具有以下特點。上述實施例所提出的埋入式字元線動態隨機存取記憶體在不劣化埋入式字元線動態隨機存取記憶體的單胞電流的情形下，可有效地降低埋入式字元線動態隨機存取記憶體的閘極引致汲極漏電流，並進而提高埋入式字元線動態隨機存取記憶體的記憶時間。除此之外，依照本發明的製造方法，更可利用同一個光罩進行兩次不同摻雜能量的離子植入製程以節省光罩成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。
10‧‧‧埋入式字元線動態隨機存取記憶體
100‧‧‧基板
102‧‧‧埋入式字元線結構
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧埋入式字元線
110‧‧‧閘介電層
112‧‧‧襯層
114‧‧‧井區

Claims (11)

  1. 一種埋入式字元線動態隨機存取記憶體，包括：基板；至少一埋入式字元線結構，配置於所述基板中；第一摻雜區，鄰接所述埋入式字元線結構配置在所述基板中；以及第二摻雜區，配置在所述第一摻雜區上方的所述基板中，其中所述第一摻雜區的摻雜濃度低於所述第二摻雜區的摻雜濃度。
  2. 如申請專利範圍第1項所述的埋入式字元線動態隨機存取記憶體，其中所述第一摻雜區的摻雜劑量為1.5×1012 atoms/cm2~1.5×1013 atoms/cm2。
  3. 如申請專利範圍第1項所述的埋入式字元線動態隨機存取記憶體，其中所述第二摻雜區的摻雜劑量為1.5×1013 atoms/cm2~1.5×1014 atoms/cm2。
  4. 如申請專利範圍第1項所述的埋入式字元線動態隨機存取記憶體，其中所述埋入式字元線結構包括：埋入式字元線，配置於所述基板的溝渠內；以及閘介電層，配置所述溝渠的底部及側壁上，其中所述埋入式字元線藉由所述閘介電層與所述基板分隔。
  5. 如申請專利範圍第4項所述的埋入式字元線動態隨機存取記憶體，其中所述埋入式字元線結構更包括襯層，所述襯層配置於所述埋入式字元線與所述閘介電層之間。
  6. 如申請專利範圍第1項所述的埋入式字元線動態隨機存取記憶體，其中所述第一摻雜區與所述第二摻雜區的界面在所述基板中的深度為所述埋入式字元線的頂部表面在所述基板中的深度。
  7. 一種埋入式字元線動態隨機存取記憶體的製造方法，包括：提供基板，所述基板中形成有至少一埋入式字元線結構；在所述基板中形成鄰接所述埋入式字元線結構的第一摻雜區；以及在所述基板中形成第二摻雜區，其中所述第二摻雜區形成於所述第一摻雜區上方，且所述第一摻雜區的摻雜濃度低於所述第二摻雜區的摻雜濃度。
  8. 如申請專利範圍第7項所述的埋入式字元線動態隨機存取記憶體的製造方法，其中所述第一摻雜區的摻雜劑量為1.5×1012 atoms/cm2~1.5×1013 atoms/cm2，而所述第二摻雜區的摻雜劑量為1.5×1013 atoms/cm2~1.5×1014 atoms/cm2。
  9. 如申請專利範圍第7項所述的埋入式字元線動態隨機存取記憶體的製造方法，其中形成所述第一摻雜區時所提供的摻雜能量大於形成所述第二摻雜區時所提供的摻雜能量。
  10. 如申請專利範圍第7項所述的埋入式字元線動態隨機存取記憶體的製造方法，其中形成所述埋入式字元線結構的步驟包括： 於所述基板中形成溝渠；於所述溝渠的表面形成閘介電層；以及於所述閘介電層上形成埋入式字元線。
  11. 如申請專利範圍第10項所述的埋入式字元線動態隨機存取記憶體的製造方法，其中形成所述埋入式字元線之前，更包括於所述閘介電層的表面形成襯層。
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