CN103545373A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种垂直沟道晶体管，所述垂直沟道晶体管包括：柱体，所述柱体形成在衬底之上；以及栅电极，所述栅电极形成在柱体的侧壁上，其中，所述柱体包括：源极区、在源极区之上的垂直沟道区、在垂直沟道区之上的漏极区、以及插入在垂直沟道区与漏极区之间的泄漏防止区。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年7月17日提交的申请号为10-2012-0077772的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体，更具体而言，涉及一种垂直沟道晶体管及其制造方法，以及包括垂直沟道晶体管的半导体器件。
背景技术
大部分半导体器件包括晶体管。例如，诸如DRAM的存储器件的存储器单元包括诸如金属氧化物半导体场效应晶体管（MOSFET）的单元晶体管。一般地，MOSFET在半导体衬底中形成源极区/漏极区。这种MOSFET被称作为平面沟道晶体管。
由于半导体器件的集成度和性能的不断改善，MOSFET的制造技术正接近其物理极限。例如，随着存储器单元尺寸的减小，MOSFET的尺寸已经减小。因而，MOSFET的沟道长度也必然会减小。当MOSFET的沟道长度减小时，存储器件的特性会由于各种问题而退化。例如，数据保持性能会退化。
为了克服上述问题，提出了垂直沟道晶体管。垂直沟道晶体管具有形成在柱体的下部部分和上部部分中的源极区和漏极区。柱体成为沟道，并且在柱体的侧壁上形成垂直栅电极。
图1示出现有的垂直沟道晶体管。
参见图1，现有的垂直沟道晶体管包括柱体P、栅电介质层13以及栅电极14。柱体P包括源极区11B、漏极区11A以及垂直沟道区12。
源极区11B和漏极区11A可以经离子注入而分别形成在柱体P的下部部分和上部部分中，并且可以包括N型结区。
图2A和图2B是现有的垂直沟道晶体管的能带图。
参见图2A，随着硅柱体的尺寸减小，将垂直沟道晶体管形成为浮置类型，使得沟道通过N+区与本体隔离。在这种结构中，如图2B中所示，在晶体管操作期间产生的空穴不会逸出到本体，但是会聚集在沟道中，由此不断地增加沟道电位。
结果，阈值电压Vth会显著地变化，并且N+区的结泄漏增加，由此对DRAM的最重要特性之中的刷新特性产生不利影响。
发明内容
本发明的实施例涉及一种能通过减少结泄漏来改善刷新特性的半导体器件及其制造方法。
根据本发明的一个实施例，一种垂直沟道晶体管包括：柱体，所述柱体形成在衬底之上；以及栅电极，所述栅电极形成在柱体的侧壁上，其中，所述柱体包括源极区、在源极区之上的垂直沟道区、在垂直沟道区之上的漏极区以及插入在垂直沟道区与漏极区之间的泄漏防止区。
具体地，泄漏防止区可以包括含碳（C）的层，泄漏防止区可以包括碳化硅（SiC），漏极区可以包括硅，并且漏极区可以包括单晶硅。
根据本发明的另一个实施例，一种制造垂直沟道晶体管的方法包括以下步骤：在衬底之上形成柱体；以及在柱体的侧壁上形成栅电极，其中，柱体包括源极区、在源极区之上的垂直沟道区、在垂直沟道区之上的泄漏防止区以及漏极区。
具体地，形成柱体的步骤可以包括以下步骤：通过刻蚀衬底来形成柱体图案；在柱体图案的上部部分形成泄漏防止区；在泄漏防止区之上形成硅层；以及通过将杂质离子注入到硅层和柱体图案的下部部分中来形成漏极区和源极区。
此外，形成泄漏防止区的步骤可以包括：执行离子注入，所述离子注入被设定的目标是离柱体图案的表面预定的深度处，在柱体图案的表面执行离子注入，或者在柱体图案之上执行外延生长。
此外，形成硅层的步骤可以包括：在泄漏防止区之上执行外延生长。
此外，形成柱体的步骤可以包括以下步骤：在衬底之上形成泄漏防止区；在泄漏防止区之上形成硅层；通过刻蚀泄漏防止区、硅层以及衬底来形成柱体；以及通过将杂质离子注入到硅层和柱体的下部部分中来形成漏极区和源极区。
此外，泄漏防止区可以包括含碳的层。
根据本发明的另一个实施例，一种半导体器件包括：柱体，所述柱体被形成在包括掩埋位线的衬底之上；栅电极，所述栅电极被形成在柱体的侧壁上；以及电容器，所述电容器与柱体的漏极区连接，其中，柱体包括：与掩埋位线连接的源极区、在源极区之上的垂直沟道区、在垂直沟道区之上的泄漏防止区以及在泄漏防止区之上的漏极区。
附图说明
图1是现有的垂直沟道晶体管的截面图。
图2A和图2B是现有的垂直沟道晶体管的能带图。
图3A至图3F是说明本发明的第一至第六实施例的垂直沟道晶体管的截面图。
图4A至图4F是说明制造根据本发明的第一实施例的垂直沟道晶体管的一种方法的截面图。
图5A至图5F是说明制造根据本发明的第一实施例的垂直沟道晶体管的另一种方法的截面图。
图6A和图6B是根据本发明的实施例的垂直沟道晶体管的能带图。
图7是应用根据本发明的第一实施例的垂直沟道晶体管的半导体器件的立体图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。应当容易理解的是：本说明书中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下的“在某物上”的意思；而“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下的“在某物之上”（即，直接在某物上）的意思。
图3A至图3F是根据本发明的第一至第六实施例的垂直沟道晶体管的截面图。
参见图3A，根据本发明的第一实施例的垂直沟道晶体管包括柱体P、栅电介质层104以及栅电极105。
首先，在半导体衬底100之上形成有从半导体衬底100的表面垂直突出的多个柱体P。每个柱体P可以包括源极区101B、在源极区101B之上的垂直沟道区102、在垂直沟道区102之上的泄漏防止区103以及在泄漏防止区103之上的漏极区101A。
例如，半导体衬底100可以包括含硅的材料，并且例如可以包括硅衬底。因此，柱体P可以包括半导体柱体或硅柱体。栅电介质层104可以包括氧化硅和高K材料。栅电极105可以包括导电材料，并且导电材料可以包括多晶硅或金属电极。金属电极可以包括势垒金属和电极金属的层叠结构，或仅包括电极金属。电极金属可以包括单层或多层。
泄漏防止区103用来增加价带补偿，以防止漏极区103的结泄漏。
在垂直沟道区102之上形成泄漏防止区103，并且泄漏防止区103的顶表面具有大体与栅电极105的高度相同的水平。因此，泄漏防止区103和垂直沟道区102可以成为柱体P的沟道区。
例如，泄漏防止区103可以包括含碳（C）的层，并且可以将层中C的浓度设定在大约0.01%至20%的范围。可以将泄漏防止区103形成为大约
Figure BDA00002729157100041
至
Figure BDA00002729157100042
的厚度。
可以通过外延生长或离子注入来形成泄漏防止区103。
由于形成具有大的价带补偿的泄漏防止区103，所以空穴的能量向漏极区的方向变得不稳定，由此减少漏极区的结泄漏。结果，可以防止因空穴聚集引起的刷新减弱。
图3B至图3F说明根据本发明的第二至第六实施例的垂直沟道晶体管。在如图3B和3C所示的本发明的第二实施例和第三实施例中，如同根据本发明的第一实施例的源极区101B，可以在柱体P的下部部分中形成源极区201B和301B。
参见图3B，可以调整根据本发明的第二实施例的垂直沟道晶体管的泄漏防止区203，以使泄漏防止区203的底表面与栅电极205的顶表面具有大体相同的水平。因此，泄漏防止区203可以包括在漏极区201A中。
参见图3C，根据本发明的第三实施例的垂直沟道晶体管的泄漏防止区303可以形成在栅电极的顶表面的水平之上和之下。即，可以将泄漏防止区303插入在垂直沟道区302与漏极区301A之间。简言之，泄漏沟道区可以形成在漏极区的部分和垂直沟道区的部分中。
在如图3D至图3F所示的本发明的第四至第六实施例中，分别在与本发明的第一至第三实施例相同的位置处形成泄漏防止区403、503以及603，并且可以将源极区401B、501B以及601B形成为横跨柱体和衬底。即，根据本发明的第一至第三实施例的源极区可以仅形成在各个晶体管中，但是根据本发明的第四和第六实施例的源极区可以被形成为横跨柱体和衬底的公共源极区。
参见图3D，根据本发明的第四实施例的垂直沟道晶体管的泄漏防止区403可以形成在垂直沟道区402之上，并且泄漏防止区403的顶表面可以与栅电极405的高度具有大体相同的水平。因此，泄漏防止区403和垂直沟道区402可以用作柱体P的沟道区。源极区401B可以用作形成为横跨柱体P和衬底400的公共源极区。
参见图3E，可以控制根据本发明的第五实施例的垂直沟道晶体管的泄漏防止区503，使得泄漏防止区503的底表面与栅电极505的高度具有大体相同的水平。因此，泄漏防止区503可以包括在漏极区501A中。源极区501B可以用作形成为横跨柱体P和衬底500的公共源极区。
参见图3F，根据本发明的第六实施例的垂直沟道晶体管的泄漏防止区603可以形成在栅电极605的顶表面的水平之上和之下。即，可以将泄漏防止区603插入在垂直沟道区602与漏极区601A之间。简言之，可以在漏极区的部分和垂直沟道区的部分中形成泄漏沟道区。源极区可以用作形成为横跨柱体P和衬底600的公共源极区。
图4A至图4F是说明制造根据本发明的第一实施例的垂直沟道晶体管的一种方法的截面图。
参见图4A，各向异性地刻蚀半导体衬底20到形成柱体P的厚度。更具体地，柱体P可以通过以下工艺来形成：在半导体衬底20之上形成硬掩模层图案（未示出）；利用硬掩模层图案作为刻蚀掩模来刻蚀半导体衬底20；以及去除硬掩模层图案。
例如，半导体衬底20可以包括含碳的材料，并且例如可以包括硅衬底。此外，半导体衬底20可以包括经历诸如掩埋位线工艺的预定工艺的本体。硬掩模层图案可以由相对于半导体衬底20具有刻蚀选择性的材料形成，并且可以包括选自氮化硅、氧化硅以及非晶碳中的任何一种或两种或更多种。
柱体P是用于形成垂直沟道晶体管的结构。相邻的柱体P通过刻蚀半导体衬底20形成的沟槽而隔离，并且从半导体衬底20的表面垂直延伸。
参见图4B，在柱体P的顶部形成泄漏防止区21。泄漏防止区21在晶体管操作期间，用来防止在沟道中聚集的空穴从结泄漏到漏极区。泄漏防止区21可以包括具有价带补偿的材料，并且可以包括用含碳材料形成的层。含碳层可以包括碳化硅（SiC）。
可以通过外延生长或离子注入来形成泄漏防止区21。
当通过离子注入来形成泄漏防止区21时，可以将离子注入目标控制到离柱体P的表面大约
Figure BDA00002729157100061
至
Figure BDA00002729157100062
的深度，并且可以将离子注入剂量设定在大约1×1014原子/cm2至1×1017原子/cm2的范围。此外，可以额外地执行用于将离子注入形成的非晶层再结晶的退火工艺，并且可以额外地执行可以防止杂质被不必要地离子注入在柱体P之间的掩模工艺。
此外，当形成泄漏防止区21时，如果必要的话，可以原位地掺杂选自硼（B）、砷（As）以及磷（P）中的任何一种掺杂剂。
当泄漏防止区21由SiC形成时，在泄漏防止区21中C的含量可以为大约0.01%至20%，并且泄漏防止区21可以具有大约1nm至100nm的厚度。
参见图4C，在泄漏防止区21之上形成硅层22。硅层22是用于形成结区即漏极区的结构，并且可以被形成为大约
Figure BDA00002729157100063
或更小的厚度。硅层22可以包括单晶硅。
可以通过外延生长来形成硅层22。此外，当形成硅层22时，如果必要的话，可以原位地掺杂选自B、As以及P中的任何一种。
具体地，可以在泄漏防止区21之上形成硅层22，或经由外延生长由泄漏防止区21来限定出硅层22。例如，当在柱体P的表面形成泄漏防止区21时，可以在泄漏防止层21之上形成硅层22。可替选地，当泄漏防止区21经由离子注入形成在离柱体P的表面预定深度处时，可以将泄漏防止区21的顶部限定为硅层22。
参见图4D，通过离子注入杂质到硅层22和柱体P的下部部分中来形成结区22A和22B。在柱体P的下部部分中的结区22B成为源极区22B，而离子注入的硅层22A成为漏极区22A。图4D说明被离子注入N型杂质的N型结区22A和22B。然而，结区22A和22B可以包括被离子注入P型杂质的P型结区。
在本发明的此实施例中，在柱体P的下部部分中形成仅位于晶体管中的源极区22B。然而，如图3D至3F所示，可以将源极区22B形成为横跨柱体P和半导体衬底20的公共源极区。
在源极区22B与漏极区22A之间形成了垂直沟道区23。
结果，柱体P具有从衬底顺序层叠有源极区22B、垂直沟道区23、泄漏防止区21A以及漏极区22A的结构。
参见图4E，沿着包括柱体P的半导体衬底20形成绝缘层24。绝缘层24在随后的工艺期间，用来保护半导体衬底20和包括漏极区22A的柱体P。绝缘层24用作栅电介质层。绝缘层24可以由氧化物形成，并且氧化物可以包括氧化硅（SiO2）。电介质层24可以通过选自干法氧化、湿法氧化以及自由基氧化中的方法来形成。
然后，在电介质层24之上形成导电层25。可以将导电层25形成为不填满相邻的柱体P之间的空间的厚度。导电层25是用于形成栅电极的结构，并且可以包括多晶硅或金属层。金属层可以包括选自钛（Ti）、钽（Ta）、钌（Ru）、氮化钛（TiN）、氮化钽（TaN）、TiB2以及TaSiN中的任何一种或它们层叠的层。
参见图4F，刻蚀导电层25以在柱体P的侧壁上形成栅电极25A。可以在柱体P的两个侧壁上形成线型的栅电极25A，或将栅电极25A形成为包围垂直沟道区23的环形。
用于形成栅电极25A的刻蚀工艺可以通过干法刻蚀工艺来形成。干法刻蚀工艺可以包括毯式工艺，例如回蚀工艺。此时，当将导电层25保留在相邻的柱体P之间时，可能会形成桥（bridge）。因此，可以利用绝缘层24与导电层25之间具有高选择性的刻蚀条件来执行刻蚀工艺，以防止形成桥和破坏绝缘层24。即，可以应用仅选择性地刻蚀导电层25而不刻蚀绝缘层24的刻蚀条件。
在本发明的此实施例中，泄漏防止区21被栅电极25A包围并且与垂直沟道区23一起用作沟道。然而，如图3B所示，泄漏防止区21可以形成在比栅电极25A的高度高的水平处，并且用作结区。此外，如图3C所示，可以将泄漏防止区21形成为包括在结区和沟道区中。如此，可以根据形成方法和条件来控制泄漏防止区21的水平。
如上所述，泄漏防止区21被形成为与漏极区22A接触，并且由具有大的价带补偿的SiC形成。因此，可以防止空穴聚集在漏极区22A中。即，尽管空穴由于浮体效应（Floating body effect）而聚集在沟道中，但是空穴不聚集在具有不稳定能量的漏极区中，而向源极区方向聚集。因此，可以减少漏极区的结泄漏，并且可以改善由空穴聚集引起的刷新减弱。
将参照图6A和图6B来详细地描述泄漏防止区21的作用。
图5A至图5F是说明制造根据本发明的第一实施例的垂直沟道晶体管的一种方法的截面图。
参见图5A，在半导体衬底30之上形成泄漏防止区31。例如，半导体衬底30可以包括含硅的材料，并且例如可以包括硅衬底。此外，半导体衬底30可以包括经历诸如掩埋位线工艺的预定工艺的本体。
泄漏防止区31在晶体管操作期间，用来防止聚集在沟道中的空穴从结泄漏到漏极区。泄漏防止区31可以包括具有大的价带补偿的材料，并且可以包括含碳的层。例如，所述层例如可以包括SiC。
可以通过外延生长或离子注入来形成泄漏防止区31。此外，泄漏防止区31可以形成在半导体衬底30的整个表面上，或局部地形成在半导体衬底30上。此时，可以额外地执行掩模工艺以局部地形成泄漏防止区31。
当通过离子注入来形成泄漏防止区31时，将离子注入目标控制在离柱体P的表面大约
Figure BDA00002729157100081
至
Figure BDA00002729157100082
的深度，并且可以将离子注入剂量设定在大约1×1014原子/cm2至1×1017原子/cm2的范围。此外，可以额外地执行用于将离子注入形成的非晶层再结晶的退火工艺，并且可以额外地形成用于防止杂质被不必要地离子注入在柱体P之间的覆盖层。
此外，当形成泄漏防止区31时，如果必要的话，可以原位地掺杂选自B、As以及P中的任何一种掺杂剂。
当泄漏防止区31由SiC形成时，在泄漏防止区31中C的含量可以为大约0.01%至20%，并且泄漏防止区31可以具有大约1nm至100nm的厚度。
参见图5B，在泄漏防止区31之上形成硅层32。硅层32是用于形成结区即漏极区的结构，并且可以被形成为大约
Figure BDA00002729157100083
或更小的厚度。硅层32可以包括单晶硅。
可以通过外延生长来形成硅层32。此外，当形成硅层32时，如果必要的话，可以原位地掺杂选自B、As以及P中的任何一种。
具体地，可以在泄漏防止区31之上形成硅层32，或经由外延生长由泄漏防止区31来限定出硅层32。例如，当在半导体衬底30的表面形成泄漏防止区31时，可以在泄漏防止层31之上形成硅层32。可替选地，当泄漏防止区31经由离子注入而形成在离半导体衬底30的表面预定的深度处时，可以将泄漏防止区31的顶部限定为硅层32。
参见图5C，刻蚀硅层32和泄漏防止区31，并且部分地刻蚀半导体衬底30，以形成被沟槽隔离的柱体B。
柱体P可以通过以下工艺来形成：在硅层32之上形成硬掩模图案（未示出）；利用硬掩模层图案作为刻蚀掩模来刻蚀硅层32和泄漏防止区31；以及部分地刻蚀半导体衬底30。硬掩模层图案可以由相对于半导体衬底30具有刻蚀选择性的材料形成，并且可以包括选自氮化硅、氧化硅以及非晶碳中的任何一种或两种或更多种。
参见图5D，通过离子注入杂质到硅层32和柱体P的下部部分中来形成结区32A和32B。在柱体P的下部部分中的结区32B成为源极区32B，而离子注入的硅层32A成为漏极区32A。图5D说明被离子注入N型杂质的N型结区32A和32B。然而，结区32A和32B可以包括被离子注入P型杂质的P型结区。
在本发明的本实施例中，在柱体P的下部部分中形成仅位于晶体管中的源极区32B。然而，如图3D至3F所示，可以将源极区32B形成为横跨柱体P和半导体衬底30的公共源极区。
在源极区32B与漏极区32A之间形成垂直沟道区33。
结果，柱体P具有从衬底顺序层叠有源极区32B、垂直沟道区33、泄漏防止区31A以及漏极区32A的结构。
参见图5E，沿着包括柱体P的半导体衬底形成绝缘层34。绝缘层34在随后的工艺期间，用来保护半导体衬底30和包括漏极区32A的柱体P。绝缘层34用作栅电介质层。绝缘层34可以由氧化物形成，并且氧化物可以包括氧化硅（SiO2）。绝缘层34可以通过选自干法氧化、湿法氧化以及自由基氧化中的方法来形成。
然后，在绝缘层34之上形成导电层35。可以将导电层35形成为不填满相邻的柱体P之间的空间的厚度。导电层35是用于形成栅电极的结构，并且可以由多晶硅或金属层形成。金属层可以包括选自Ti、Ta、Ru、TiN、TaN、TiB2以及TaSiN中的任何一种或它们层叠的层。
参见图5F，刻蚀导电层35以形成包围垂直沟道区33的栅电极35A。可以在柱体P的两个侧壁上形成线型的栅电极35A，或者将栅电极35A形成包围垂直沟道区33的环形。
用于形成栅电极35A的刻蚀工艺可以通过干法刻蚀工艺来形成。干法刻蚀工艺可以包括毯式工艺，例如，回蚀工艺。此时，当导电层35保留在相邻的柱体P之间时，可能会形成桥。因此，可以利用绝缘层34与导电层35之间具有高选择性的刻蚀条件来执行刻蚀工艺，以防止形成桥和破坏绝缘层34。即，可以应用仅选择性地刻蚀导电层35而不刻蚀绝缘层34的刻蚀条件。
在本发明的此实施例中，泄漏防止区31被栅电极35A来包围，并且与垂直沟道区33一起用作沟道。然而，如图3B中所示，泄漏防止区31可以形成在比栅电极35A的高度高的水平处，并且用作结区。此外，如图3C所示，可以将泄漏防止区31形成为包括在结区和沟道区中。如此，泄漏防止区31的水平可以根据形成方法和条件来控制，并且执行根据所述水平包括的区的作用。
如上所述，泄漏防止区31被形成为与漏极区32A接触，并且由具有大的价带补偿的SiC形成。因此，可以防止空穴聚集在漏极区32A中。即，尽管空穴由于浮体效应而聚集在沟道中，但是空穴不聚集在具有不稳定能量的漏极区中，而向源极方向聚集。因此，可以减少漏极区的结泄漏，并且可以改善由空穴聚集引起的刷新减弱。
参照图6A和图6B来详细地描述泄漏防止区31的作用。
图6A和图6B是根据本发明的实施例的垂直沟道晶体管的能带图。
参见图6A，泄漏防止区即SiC层被形成在漏极区与沟道区之间，使得可以增加价带与导带之间的带隙。在这种结构中，如图6B所示，尽管在晶体管操作期间产生的空穴聚集在本体中，但是空穴向源极区方向聚集。因此，可以防止漏极区的结泄漏。结果，可以防止由空穴聚集引起的刷新减弱。
图7是应用根据本发明的第一实施例的垂直沟道晶体管的半导体器件的立体图。
参见图7，垂直沟道晶体管包括柱体P和栅电极705。每个柱体P包括：结区704A和704B，垂直沟道区702以及泄漏防止区703。掩埋位线701和电容器707与垂直沟道晶体管连接，由此实现诸如DRAM的半导体器件。掩埋位线701可以与柱体P的下部部分电连接。掩埋位线701可以垂直地形成在半导体衬底701之上，并且沿着第一方向延伸。栅电极705可以沿着与第一方向交叉的第二方向延伸。电容器707可以与柱体P的顶部电连接。接触插塞706还可以包括在电容器707与柱体P之间。尽管未示出，但是电容器707可以包括储存节点、电介质层以及板极节点。垂直沟道晶体管不仅可以用于诸如DRAM的存储器，还可以用于诸如快闪存储器的非易失性存储器。
根据本发明的实施例，在沟道区与漏极区之间插入有泄漏防止区，以防止空穴向漏极区方向聚集。因此，可以减少结泄漏，并且可以改善刷新特性。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (21)

1.一种垂直沟道晶体管，包括：
柱体，所述柱体形成在衬底之上；以及
栅电极，所述栅电极形成在所述柱体的侧壁上，
其中，所述柱体包括：源极区、在所述源极区之上的垂直沟道区、在所述垂直沟道区之上的漏极区以及插入在所述垂直沟道区与所述漏极区之间的泄漏防止区。
2.如权利要求1所述的垂直沟道晶体管，其中，所述泄漏防止区包括含碳C的层。
3.如权利要求1所述的垂直沟道晶体管，其中，所述泄漏防止区包括碳化硅SiC。
4.如权利要求1所述的垂直沟道晶体管，其中，所述漏极区包括硅。
5.如权利要求1所述的垂直沟道晶体管，其中，所述漏极区包括单晶硅。
6.一种制造垂直沟道晶体管的方法，包括以下步骤：
在衬底之上形成柱体；以及
在所述柱体的侧壁上形成栅电极，
其中，所述柱体包括：源极区、在所述源极区之上的垂直沟道区、在所述垂直沟道区之上的泄漏防止区以及漏极区。
7.如权利要求6所述的方法，其中，形成所述柱体的步骤包括以下步骤：
通过刻蚀所述衬底来形成柱体图案；
在所述柱体图案的上部部分形成泄漏防止区；
在所述泄漏防止区之上形成硅层；以及
通过离子注入杂质到所述硅层和所述柱体图案的下部部分中来形成漏极区和源极区。
8.如权利要求7所述的方法，其中，形成所述泄漏防止区的步骤包括：执行离子注入，所述离子注入被设定的目标是离所述柱体图案的表面预定深度处。
9.如权利要求7所述的方法，其中，形成所述泄漏防止区的步骤包括：在所述柱体图案的表面执行离子注入。
10.如权利要求7所述的方法，其中，形成所述泄漏防止区的步骤包括：在所述柱体图案之上执行外延生长。
11.如权利要求7所述的方法，其中，形成所述硅层的步骤包括：在所述泄漏防止区之上执行外延生长。
12.如权利要求6所述的方法，其中，形成所述柱体的步骤包括以下步骤：
在所述衬底之上形成泄漏防止区；
在所述泄漏防止区之上形成硅层；
通过刻蚀所述泄漏防止区、所述硅层以及所述衬底来形成所述柱体；以及
通过离子注入杂质到所述硅层和所述柱体的下部部分中来形成漏极区和源极区。
13.如权利要求12所述的方法，其中，形成所述泄漏防止区的步骤包括：执行离子注入，所述离子注入被设定的目标是离所述柱体图案的表面预定的深度处。
14.如权利要求12所述的方法，其中，形成所述泄漏防止区的步骤包括：在所述衬底表面执行离子注入。
15.如权利要求12所述的方法，其中，形成所述泄漏防止区的步骤包括：在所述衬底上执行外延生长。
16.如权利要求12所述的方法，其中，形成所述硅层的步骤包括：在所述泄漏防止区上执行外延生长。
17.如权利要求6所述的方法，其中，所述泄漏防止区包括含碳的层。
18.如权利要求6所述的方法，其中，所述泄漏防止区包括SiC。
19.一种半导体器件，包括：
柱体，所述柱体被形成在包括掩埋位线的衬底之上；
栅电极，所述栅电极被形成在所述柱体的侧壁上；以及
电容器，所述电容器与所述柱体的漏极区连接，
其中，所述柱体包括：与所述掩埋位线连接的源极区、在所述源极区之上的垂直沟道区、在所述垂直沟道区之上的泄漏防止区、以及在所述泄漏防止区之上的漏极区。
20.如权利要求19所述的半导体器件，其中，所述泄漏防止区包括含碳的层。
21.如权利要求19所述的半导体器件，其中，所述泄漏防止区包括SiC。
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