TW201620079A - 靜態隨機存取記憶體與其製造方法 - Google Patents

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Abstract

本發明提供一種靜態隨機存取記憶體與其製造方法。透過將特定閘極結構形成為具有下凹型式閘極結構，調整不同閘極結構之有效通道寬度大小比例，而提高靜態隨機存取記憶體之表現。

Description

靜態隨機存取記憶體與其製造方法
本發明是有關於一種靜態隨機存取記憶體(SRAM)與其製造方法，且特別是有關於一種使靜態隨機存取記憶體有效通道寬度增加的靜態隨機存取記憶體以及其製造方法。
為了增加積體電路的效能並減少其製作成本，積體電路的設計尺寸逐漸降低而元件的密度逐漸增加。積體電路記憶體中記憶胞密度的增加，伴隨著形成較小的元件結構，或是元件或結構間較小的分隔距離更增加元件的密度。一般說來，較小的設計規則需配合以佈局、設計與結構上的修飾而形成縮減的元件尺寸，且縮小的元件必須能維持一定的效能；在目前元件尺寸已經相當窄小的情況之下，要更進一步縮小元件整體尺寸或改變元件佈局均頗為不易。
因此，不必縮小元件尺寸或縮緊元件佈局而能增加記憶體元件表現之設計，是極有發展潛力與產業價值的。
本發明提供一種靜態隨機存取記憶體(static random access memory；SRAM)與其製造方法。透過將SRAM不同區域中的閘極結構形成為具有下凹型式閘極結構，以調整不同閘極結構之有效通道寬度大小比例，進而提高靜態隨機存取記憶體之表現。
本發明提供一種靜態隨機存取記憶體記憶胞。該靜態隨機存取記憶體記憶胞中至少包括半導體基底，且該半導體基底包括至少一下拉電晶體PD區域、至少一負載電晶體PU區域與至少一通道電晶體PG區域，該半導體基底具有多個元件隔離結構而分別在該下拉電晶體PD區域、該負載電晶體PU區域與該通道電晶體PG區域中定義出第一、第二與第三主動區。該第一主動區具有多個第一溝渠，而該第三主動區內具有多個第三溝渠。該靜態隨機存取記憶體結構中還包括一閘氧化層共形覆蓋該半導體基底且共形覆蓋於該下拉電晶體PD區域中該些第一溝渠之內表面上與至少該通道電晶體PG區域中該些第三溝渠之內表面上。該靜態隨機存取記憶體結構中還包括具有位在該下拉電晶體PD區域之第一閘極結構、位於該負載電晶體PU區域之第二閘極結構與位於至少該通道電晶體PG區域中之第三閘極結構之導電材料層，該導電材料層位於該閘氧化層上且填滿該下拉電晶體PD區域中該些第一溝渠與至少該通道電晶體PG區域中該些第三溝渠。該第一閘極結構具有第一有效通道寬度WPD，該第二閘極結構具有第二有效 通道寬度WPU而該第三閘極結構具有第三有效通道寬度WPG，該第一有效通道寬度WPD大於該第三有效通道寬度WPG，而該第三有效通道寬度WPG大於該第二有效通道寬度WPU。
本發明提供一種靜態隨機存取記憶體記憶胞的製造方法。首先，提供具有多個元件隔離結構的半導體基底，該半導體基底包括至少一下拉電晶體區域、至少一負載電晶體區域與至少一通道電晶體區域。該些元件隔離結構分別在至少該下拉電晶體區域、至少該負載電晶體區域與至少該通道電晶體區域中定義出第一、第二與第三主動區。於該半導體基底上形成圖案化罩幕層，其中該圖案化罩幕層在至少該下拉電晶體區域、至少該負載電晶體區域與至少該通道電晶體區域中分別具有第一圖案、第二圖案與第三圖案，該第一圖案具有多個第一開口對應於該第一主動區，而該第三圖案具有多個第三開口對應於該第三主動區。接著，以該圖案化罩幕層做為蝕刻罩幕，蝕刻該半導體基底，而在至少該下拉電晶體區域中該些第一開口之位置下形成多個第一溝渠，且在至少該通道電晶體區域中該些第三開口之位置下形成多個第三溝渠。後續，形成一閘氧化層共形覆蓋該半導體基底且共形覆蓋於至少該下拉電晶體區域中該些第一溝渠之內表面上與至少該通道電晶體區域中該些第三溝渠之內表面上。而且，形成一導電材料層覆蓋該閘氧化層且填滿至少該下拉電晶體區域中該些第一溝渠與至少該通道電晶體區域中該些第三溝渠。然後，圖案化該導電材料層與該閘氧化層，而在至少該下拉電晶體區域、至少該 負載電晶體區域與至少該通道電晶體區域中分別形成第一閘極結構、第二閘極結構與第三閘極結構。該第一閘極結構具有第一有效通道寬度，該第二閘極結構具有第二有效通道寬度而該第三閘極結構具有第三有效通道寬度，該第一有效通道寬度大於該第三有效通道寬度，而該第三有效通道寬度大於該第二有效通道寬度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
20‧‧‧SRAM記憶胞
200‧‧‧基底
202A、202B、202C‧‧‧溝渠
210A、210B、210C‧‧‧隔離結構
212A、212B、212C‧‧‧襯墊氧化層
214A、214B、214C‧‧‧閘氧化層
220A、220B、220C‧‧‧主動區
230‧‧‧圖案化罩幕層
240‧‧‧導體材料層
PD‧‧‧下拉電晶體
PU‧‧‧負載電晶體
PG‧‧‧通道電晶體
BL、BLB‧‧‧位元線
N1、N2‧‧‧電荷儲存結點
SA、SC‧‧‧開口
Vdd‧‧‧高參考電壓相接
Vss‧‧‧低參考電壓連接
Wa、Wb、Wc‧‧‧溝渠寬度
WPD‧‧‧下拉電晶體有效通道寬度
WPG‧‧‧通道電晶體有效通道寬度
WPU‧‧‧負載電晶體有效通道寬度
以所附圖式做為參考讓本揭露更明顯易懂，納入並構成本說明書的一部份。圖式與所附描述用來說明本揭露的實施例，以陳述本揭露概念。
圖1是顯示靜態隨機存取記憶體記憶胞之代表電路圖。
圖2A至圖2E繪示依照本發明之一實施例之一種靜態隨機存取記憶體之記憶胞的製造流程剖面圖。
圖2F繪示依照本發明之另一實施例之一種靜態隨機存取記憶體之記憶胞的部分放大剖面圖。
圖3顯示靜態隨機存取記憶體記憶胞結構之佈局代表上視圖。
圖4是讀取SRAM記憶胞反向器之電壓轉換曲線圖。
圖5是寫入SRAM記憶胞反向器之電壓轉換曲線圖。
圖6是SRAM記憶胞讀取電流與位元線電壓之I-V曲線圖。
一般而言，靜態隨機存取記憶體(static random access memory；SRAM)之記憶胞具有6個電晶體，如圖1所示，包括有2個PMOS負載電晶體PU與2個NMOS下拉電晶體PD連接而形成跨接反向器(cross-coupled inverter)。每一PMOS負載電晶體PU的閘極/汲極分別與一對應的NMOS下拉電晶體PD閘極/汲極連接，而形成具有傳統結構的反向器。負載電晶體PU的源極與一高參考電壓相接，通常為Vdd，而下拉電晶體PD的源極與一低參考電壓連接，通常為Vss，其可以為接地電壓。SRAM記憶胞的狀態，傳統上藉選擇性連接記憶胞的電荷儲存結點N1、N2與一對補償的位元線(BL,BLB)而讀取。一對通道電晶體PG與電荷儲存結點N1、N2及對應的位元線(BL,BLB)連接。
本發明提供一種靜態隨機存取記憶體(static random access memory；SRAM)與其製造方法。
圖2A至圖2E繪示依照本發明之一較佳實施例之一種靜態隨機存取記憶體之記憶胞的製造流程剖面圖。在圖2A至圖2E中，區域A為圖1中下拉電晶體PD區域的剖面示意圖；區域B為圖1中負載電晶體PU區域的剖面示意圖；區域C為圖1中通道電晶體PG區域的剖面示意圖。
請參照圖2A，首先提供基底200。此基底200例如可區分為區域A、區域B與區域C；區域A為SRAM記憶胞中下拉電晶體PD區域的剖面示意圖；區域B為SRAM記憶胞中負載電晶體PU區域的剖面示意圖；區域C為SRAM記憶胞中通道電晶體PG區域的剖面示意圖。
接著，於區域A的基底200中形成隔離結構210A、區域B的基底200中形成隔離結構210B，並於區域C的基底200中形成隔離結構210C。區域A、B與C的隔離結構210A、210B與210C分別在基底200中定義出主動區220A、220B與220C。並且，在主動區220A、220B與220C表面上分別形成襯墊氧化層212A、212B與212C。隔離結構210A、210B與210C頂部表面例如高於襯墊氧化層212A、212B與212C的頂部表面。襯墊氧化層212A、212B與212C之材質例如是氧化矽，可採用任何習知的方法形成。依照記憶體元件的特性或產品設計之要求，各區域內之襯墊氧化層212A、212B或212C之厚度可以相同或不相同。在本實施例中，以在各區域同一種厚度的襯墊氧化層為例做說明，但本發明當然也可以根據實際的要求而做調整。
然後，參見圖2B，於整個基底200上形成一層圖案化罩幕層230，覆蓋於隔離結構210A、210B與210C以及襯墊氧化層212A、212B與212C上。針對區域A、B或C，圖案化罩幕層230具有不同圖案設計。舉例而言，本實施例中於區域A的光阻層230具有開口SA、覆蓋於區域C的光阻層230具有開口SC，而露出其下之襯墊氧化層；但是覆蓋於區域B的光阻層230沒有開口而完整覆蓋住襯墊氧化層212B。此實施例中開口SA之寬度大於開口SC之寬度Wc。圖案化罩幕層230可以是具有圖案之光阻層，或是硬罩幕層例如氮化矽層等。
請參照圖2B，接著以圖案化罩幕層230為蝕刻罩幕，蝕刻移除開口SA、SC露出來的襯墊氧化層212A、212C，並繼續往下蝕刻移除部分基底200，而於基底200中形成多個溝渠202A、202C。此 實施例中，區域A中以濕式蝕刻為例，而在基底200中形成多個溝渠202A，也因此濕式蝕刻為等向性蝕刻製程，不但會向下蝕刻也會向左右方向蝕刻，故所形成的溝渠202A之輪廓較圓呈U形，且溝渠202A之寬度Wa基本上會等於或大於開口SA之寬度。相對來說，區域C中以乾式蝕刻為例，而在基底200中形成多個溝渠202C，因乾式蝕刻為非等向性蝕刻製程，故所形成的溝渠202C之輪廓基本垂直，且溝渠202C之寬度Wc大致等於開口SC之寬度。
雖然此除實施例中，不同區域採用不同蝕刻製程來表示，不過此領域者也可以理解一般會採用相同蝕刻方式，亦即都是使用濕式蝕刻或都是使用乾式蝕刻，來針對同一基底之不同區域進行蝕刻。以SRAM結構看來，就算採用相同蝕刻方式來針對不同區域進行蝕刻，在溝渠深度相當的前提下，區域A之開口SA寬度會大於區域C之開口SC寬度，以確保形成的溝渠202A的寬度大於溝渠202C的寬度，亦即寬度Wa大於寬度Wc。
接著，參見圖2C，在移除圖案化罩幕層230之後，對基底200之主動區220A、220B與220C進行通道植入(channel implant)等習知離子植入步驟，將摻質植入襯墊氧化層212A、212B與212C下方之通道區。移除圖案化罩幕層230之方法例如是濕式或乾式蝕刻法。
參見圖2D，在移除襯墊氧化層212A、212B與212C以後，形成閘氧化層214，包括在主動區220A、220B與220C暴露出的表面上分別形成閘氧化層214A、214B與214C，在區域A與C所形成之閘氧化層214A與214C不僅共形覆蓋在基底200表面上，也共形覆蓋於區域A與C之溝渠202A與溝渠202C之內面上(包括底面與側面，但未填滿溝渠)；或者也可以說區域A與C所形成之閘氧化層214A與 214C乃是共形於基底200表面與溝渠202A與溝渠202C之內表面。閘氧化層214A、214B與214C例如以熱氧化法形成，而閘氧化層214A、214B與214C厚度約為20~30埃左右。移除襯墊氧化層212A、212B與212C之方法例如是例用氫氟酸蝕刻移除。
參見圖2E，於整個基底200上形成一層導體材料層240覆蓋住閘氧化層214A、214B與214C並填滿區域A與C之溝渠202A與溝渠202C。此處之導體材料層240也就是所謂的閘極層。後續再進行圖案化步驟圖案化導體材料層240與閘氧化層214A、214B與214C，而在區域A、B、C分別形成閘極結構，而大致完成記憶體SRAM記憶胞20之製造。之後，介電絕緣層沉積或接點形成等後段製程因為是此領域所能理解之常知技術且非本案之重點則未再詳細描述。導體材料層240之材質例如是摻雜多晶矽或多晶矽化金屬等。當導體材料層240之材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者也可採用臨場(in-situ)植入摻質的方式，利用化學氣相沈積法形成之。
以圖1之SRAM記憶胞配置看來，區域A為SRAM記憶胞中下拉電晶體PD區域的剖面示意圖；區域B為SRAM記憶胞中負載電晶體PU區域的剖面示意圖；區域C為SRAM記憶胞中通道電晶體PG區域的剖面示意圖。也就是說，圖2E所示之SRAM 20中區域A之導體材料層240乃是作為下拉電晶體PD之閘極結構，區域B之導體材料層240乃是作為負載電晶體PU之閘極結構，而區域C之導體材料層240乃是作為通道電晶體PG之閘極結構。
請參照圖2E下方區域A、B與C之局部放大圖，區域B並沒有溝渠形成，閘氧化層214B僅是單純覆蓋住區域B之主動區域220B之表面，而區域B之導體材料層240也就是覆蓋在平坦的閘氧化層214B上。由於區域A與C有形成溝渠202A、溝渠202C會導致形成所謂下凹式閘氧化層214A與214C，而且區域A與C後續形成的導體材料層240也因為溝渠之存在而呈部分下凹型式(剖面看來類似T型)，亦即所謂下凹型式的閘極結構。區域A或C，因設計具有溝渠202A、202C，因此所形成的閘氧化層214A或214C，不僅共形覆蓋在基底200表面上也共形覆蓋於溝渠202A與溝渠202C之內面上(包括底面與側面，但未填滿溝渠)，造成閘氧化層214A或214C與後續形成的導體材料層240實際接觸面(亦即有效通道寬度WPD或WPG)大於閘氧化層214B與後續形成的導體材料層240實際接觸面(亦即有效通道寬度WPU)。而且，由於區域A之溝渠202A的寬度大於區域C之溝渠202C的寬度，在假設溝渠深度一樣的前提下，閘氧化層214A與後續形成的導體材料層240實際接觸面(亦即有效通道寬度)WPD乃是大於閘氧化層214C與後續形成的導體材料層240實際接觸面(亦即有效通道寬度)WPG。
參見圖2E與圖3，本發明之靜態隨機存取記憶體記憶胞20中至少包括半導體基底200，其中該半導體基底包括至少一下拉電晶體PD區域、至少一負載電晶體PU區域與至少一通道電晶體PG區域，該半導體基底有多個元件隔離結構210A、210B、210C，而該些元件隔離結構分別在該下拉電晶體PD區域、該負載電晶體PU區域與該通道電晶體PG區域中定義出第一、第二與第三主動區220A、220B、220C，且該第一主動區220A具有多個第一溝渠 202A，而該第三主動區220C內具有多個第三溝渠202C。本發明之靜態隨機存取記憶體結構中還包括一閘氧化層214共形覆蓋該半導體基底且共形覆蓋於該下拉電晶體PD區域中該些第一溝渠202A之內表面上與至少該通道電晶體PG區域中該些第三溝渠202C之內表面上。發明之靜態隨機存取記憶體結構中還包括導電材料層240，其中該導電材料層240包括位在該下拉電晶體PD區域之第一閘極結構、位於該負載電晶體PU區域之第二閘極結構與位於至少該通道電晶體PG區域中之第三閘極結構，該導電材料層位於該閘氧化層上且填滿該下拉電晶體PD區域中該些第一溝渠202A與至少該通道電晶體PG區域中該些第三溝渠202C。該第一閘極結構具有第一有效通道寬度WPD，該第二閘極結構具有第二有效通道寬度WPU而該第三閘極結構具有第三有效通道寬度WPG，該第一有效通道寬度WPD大於該第三有效通道寬度WPG，而該第三有效通道寬度WPG大於該第二有效通道寬度WPU。
本案透過搭配在主動區基底形成有溝渠或無溝渠，或調整不同區域溝渠之寬度、深度等來調整不同區域(下拉電晶體PD區域、負載電晶體PU區域、通道電晶體PG區域)之閘極結構在寬度方向的有效通道寬度；基本上，針對SRAM記憶胞之設計，其結構設計之要點之一就是：下拉電晶體PD區域、負載電晶體PU區域、通道電晶體PG區域之閘極結構在寬度方向的有效通道寬度WPD>WPG>WPU。
類似於圖2E下方之部分放大圖，圖2F繪示依照本發明之另一實施例之SRAM記憶胞的部分放大剖面圖。參見圖2F，根據另一實施例，下拉電晶體PD區域、負載電晶體PU區域、通道電晶體PG 區域均可以設計分別具有溝渠202A、202B、202C，而在各溝渠深度相當的前提下，只是溝渠202A的寬度Wa大於溝渠202C的寬度Wc，而溝渠202C的寬度Wc大於溝渠202B的寬度Wb，因此，仍舊符合本發明之設計要求：下拉電晶體PD區域、負載電晶體PU區域、通道電晶體PG區域之閘極結構在寬度方向的有效通道寬度WPD>WPG>WPU。
假設以負載電晶體PU區域之閘極結構的有效通道寬度WPU當作是基本單位，則下拉電晶體PD區域、通道電晶體PG區域之閘極結構的有效通道寬度WPD或WPG應大於WPU但最好設計在小於或等於WPU的四倍之範圍，較為可行。雖然前述實施例是在溝渠深度相當的前提下，來討論不同區域溝渠寬度差異；但是本發明也不排除在線寬間距有限制情況下，不同區域之溝渠無法做成較寬則可以做成較深，則一樣能夠使WPD>WPG>WPU。
圖3顯示靜態隨機存取記憶體記憶胞結構之佈局代表上視圖。見圖3，各虛線區域分別為SRAM記憶胞中下拉電晶體PD區域、負載電晶體PU區域或通道電晶體PG區域的佈局(layout)上視示意圖。從圖3可見，在寬度方向(X-方向)上，PD區域之溝渠202A的寬度大於PG區域之溝渠202C的寬度；PU區域沒有溝渠形成在主動區220B。
SRAM之表現可由不同參數來評估，包括讀取雜訊邊限β(Read static noise margin；RSNM)、寫入雜訊邊限γ(Write static noise margin；WSNM)與讀取電流Iread。一般而言，靜態雜訊邊限(SNM)將反轉記憶胞所需之DC雜訊量化，可用以評估記憶胞之穩定性。各參數定義如下：
讀取雜訊邊限RSNM：β=(PD W/L)/(PG W/L)
寫入雜訊邊限WSNM：γ=(PG W/L)/(PU W/L)
讀取電流Iresd：PD Ids與PG Ids表示PD與PG正常操作之下的飽和電流，Ids越大表示SRAM讀取速度越快。
圖4顯示讀取SRAM記憶胞反向器之電壓轉換曲線(Voltage transfer curve；VTC)，其中蝴蝶曲線所包含之最大方塊區域所代表的值就是RSNM。圖4中右邊曲線(虛線)是是控制組，將WPD控制與WPG為與常規相當(本實施例中WPD/WPG約為1.5)，此時所得RSNM值為0.45V；但是，如左邊曲線(實線)所示，依照本案設計將WPD製作調整為較大值而WPG製作調整為較小值(亦即WPD/WPG之比值變大)，本實施例中WPD/WPG約為2.1，調整比例40%，則RSNM值變大為0.62V，也就是讀取穩定性(Read Stability)變高。
圖5是寫入SRAM記憶胞反向器之電壓轉換曲線(Voltage transfer curve；VTC)，其中曲線所包含之最大方塊區域所代表的值就是WSNM。圖5中左邊曲線(虛線)是控制組，將WPG控制與WPU為與常規相當(本實施例中WPG/WPU約為1)，此時所得WSNM值為0.93V；但是，如右邊曲線(實線)所示，依照本案設計將WPG製作調整為較大值而WPU調小(亦即WPG/WPU之比值變大)，本實施例中WPG/WPU約為1.2，調整比例20%，則WSNM值變大為1.05V，也就是寫入穩定性變高。事實上，就算WPG控制不變但WPU製作調整為較小值(WPG/WPU之比值依然變大)，所得WSNM值也增加為0.95V。
圖6是SRAM記憶胞讀取電流與位元線電壓之I-V曲線圖。由圖6可見，改變負載電晶體PU(PMOS)之有效通道寬度WPU對於讀取電流無影響而作為參考曲線(居中曲線)；但是，改變下拉電晶體PD或通道電晶體PG(NMOS)之有效通道寬度WPD或WPG對於讀取電流有影響，當調整NMOS之WPD或WPG變大，則讀取電流變大(上方曲線)；反之，當調整NMOS之WPD或WPG變小，則讀取電流變小(下方曲線)。
因此，本發明針對SRAM記憶胞之設計，將其結構設計成其下拉電晶體PD區域、負載電晶體PU區域、通道電晶體PG區域之閘極結構在寬度方向的有效通道寬度必須遵循此一設計規則：WPD>WPG>WPU。
透過下拉電晶體PD區域、負載電晶體PU區域、通道電晶體PG區域之閘極結構的有效通道寬度之設計比例，亦即遵循WPD>WPG>WPU，則可以使所得到的SRAM記憶胞之表現更佳。如上述所討論，不但改善讀取雜訊邊限RSNM與寫入雜訊邊限WSNM，而增加SRAM之穩定性；而且，因為讀取電流Iread變大，SRAM讀取速度變快。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
20‧‧‧SRAM記憶胞
202A、202C‧‧‧溝渠
220A、220B、220C‧‧‧主動區
240‧‧‧導體材料層
PD‧‧‧下拉電晶體
PU‧‧‧負載電晶體
PG‧‧‧通道電晶體

Claims (14)

  1. 一種靜態隨機存取記憶體記憶胞的製造方法，包括：提供一半導體基底，該半導體基底具有多個元件隔離結構，該半導體基底包括至少一下拉電晶體區域、至少一負載電晶體區域與至少一通道電晶體區域，其中該些元件隔離結構分別在至少該下拉電晶體區域、至少該負載電晶體區域與至少該通道電晶體區域中定義出第一、第二與第三主動區；於該半導體基底上形成圖案化罩幕層，其中該圖案化罩幕層在至少該下拉電晶體區域、至少該負載電晶體區域與至少該通道電晶體區域中分別具有第一圖案、第二圖案與第三圖案，該第一圖案具有多個第一開口對應於該第一主動區，而該第三圖案具有多個第三開口對應於該第三主動區；以該圖案化罩幕層做為蝕刻罩幕，蝕刻該半導體基底，而在至少該下拉電晶體區域中該些第一開口之位置下形成多個第一溝渠，且在至少該通道電晶體區域中該些第三開口之位置下形成多個第三溝渠；形成一閘氧化層共形覆蓋該半導體基底且共形覆蓋於至少該下拉電晶體區域中該些第一溝渠之內表面上與至少該通道電晶體區域中該些第三溝渠之內表面上；形成一導電材料層覆蓋該閘氧化層且填滿至少該下拉電晶體區域中該些第一溝渠與至少該通道電晶體區域中該些第三溝渠；以及 圖案化該導電材料層與該閘氧化層，而在至少該下拉電晶體區域、至少該負載電晶體區域與至少該通道電晶體區域中分別形成第一閘極結構、第二閘極結構與第三閘極結構；其中該第一閘極結構具有第一有效通道寬度，該第二閘極結構具有第二有效通道寬度而該第三閘極結構具有第三有效通道寬度，該第一有效通道寬度大於該第三有效通道寬度，而該第三有效通道寬度大於該第二有效通道寬度。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體記憶胞的製造方法，其中該第一溝渠之寬度大於該第三溝渠之寬度。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體記憶胞的製造方法，其中該第二圖案具有多個第二開口對應於該第二主動區，而在至少該負載電晶體區域中該些第二開口之位置下形成多個第二溝渠。
  4. 如申請專利範圍第3項所述之靜態隨機存取記憶體記憶胞的製造方法，其中該閘氧化層共形覆蓋該半導體基底且共形覆蓋於至少該負載電晶體區域中該些第二溝渠之內表面上，而該導電材料層覆蓋該閘氧化層且填滿至少該負載電晶體區域中該些第二溝渠。
  5. 如申請專利範圍第4項所述之靜態隨機存取記憶體記憶胞的製造方法，其中該第一溝渠之寬度大於該第三溝渠之寬度，而該第三溝渠之寬度大於該第二溝渠之寬度。
  6. 如申請專利範圍第1項所述之靜態隨機存取記憶體記憶胞 的製造方法，其中該圖案化罩幕層是具有圖案之光阻層或是硬罩幕層。
  7. 如申請專利範圍第1項所述之靜態隨機存取記憶體記憶胞的製造方法，其中以該圖案化罩幕層做為蝕刻罩幕，包括進行乾式蝕刻步驟來蝕刻該半導體基底。
  8. 如申請專利範圍第1項所述之靜態隨機存取記憶體記憶胞的製造方法，其中以該圖案化罩幕層做為蝕刻罩幕，包括進行濕式蝕刻步驟來蝕刻該半導體基底。
  9. 一種靜態隨機存取記憶體記憶胞，包括：一半導體基底，其中該半導體基底包括至少一下拉電晶體區域、至少一負載電晶體區域與至少一通道電晶體區域，該半導體基底具有多個元件隔離結構，而該些元件隔離結構分別在至少該下拉電晶體區域、至少該負載電晶體區域與至少該通道電晶體區域中定義出第一、第二與第三主動區，且該第一主動區具有多個第一溝渠，而該第三主動區內具有多個第三溝渠；一閘氧化層共形覆蓋該半導體基底且共形覆蓋於至少該下拉電晶體區域中該些第一溝渠之內表面上與至少該通道電晶體區域中該些第三溝渠之內表面上；以及一導電材料層，其中該導電材料層包括位在至少該下拉電晶體區域之第一閘極結構、位於至少該負載電晶體區域之第二閘極結構與位於至少該通道電晶體區域中之第三閘極結構，該導電材料層位於該閘氧化層上且填滿至少該下拉電晶體區域 中該些第一溝渠與至少該通道電晶體區域中該些第三溝渠，其中該第一閘極結構具有第一有效通道寬度，該第二閘極結構具有第二有效通道寬度而該第三閘極結構具有第三有效通道寬度，該第一有效通道寬度大於該第三有效通道寬度，而該第三有效通道寬度大於該第二有效通道寬度。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶體記憶胞，其中該第一溝渠之寬度大於該第三溝渠之寬度。
  11. 如申請專利範圍第9項所述之靜態隨機存取記憶體記憶胞，其中至少該負載電晶體區域之該第二主動區具有多個第二溝渠。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶體記憶胞，其中該閘氧化層共形覆蓋該半導體基底且共形覆蓋於至少該負載電晶體區域中該些第二溝渠之內表面上，而該導電材料層覆蓋該閘氧化層且填滿至少該負載電晶體區域中該些第二溝渠。
  13. 如申請專利範圍第12項所述之靜態隨機存取記憶體記憶胞，其中該第一溝渠之寬度大於該第三溝渠之寬度，而該第三溝渠之寬度大於該第二溝渠之寬度。
  14. 如申請專利範圍第9項所述之靜態隨機存取記憶體記憶胞，其中該導電材料層的材質包括摻雜多晶矽或多晶矽化金屬。
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