CN105789205A - 静态随机存取存储器与其制造方法 - Google Patents

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Abstract

本发明公开一种静态随机存取存储器与其制造方法。通过将特定栅极结构形成为具有下凹型式栅极结构，调整不同栅极结构的有效通道宽度大小比例，而提高静态随机存取存储器的表现。

Description

静态随机存取存储器与其制造方法
技术领域
本发明涉及一种静态随机存取存储器(SRAM)与其制造方法，且特别是涉及一种使静态随机存取存储器有效通道宽度增加的静态随机存取存储器以及其制造方法。
背景技术
为了增加集成电路的效能并减少其制作成本，集成电路的设计尺寸逐渐降低而元件的密度逐渐增加。集成电路存储器中存储单元密度的增加，伴随着形成较小的元件结构，或是元件或结构间较小的分隔距离更增加元件的密度。一般说来，较小的设计规则需配合以布局、设计与结构上的修饰而形成缩减的元件尺寸，且缩小的元件必须能维持一定的效能；在目前元件尺寸已经相当窄小的情况之下，要更进一步缩小元件整体尺寸或改变元件布局均颇为不易。
因此，不必缩小元件尺寸或缩紧元件布局而能增加存储器元件表现的设计，是极有发展潜力与产业价值的。
发明内容
本发明的目的在于提供一种静态随机存取存储器(staticrandomaccessmemory；SRAM)与其制造方法。通过将SRAM不同区域中的栅极结构形成为具有下凹型式栅极结构，以调整不同栅极结构的有效通道宽度大小比例，进而提高静态随机存取存储器的表现。
本发明提供一种静态随机存取存储器存储单元。该静态随机存取存储器存储单元中至少包括半导体基底，且该半导体基底包括至少一下拉晶体管PD区域、至少一负载晶体管PU区域与至少一通道晶体管PG区域，该半导体基底具有多个元件隔离结构而分别在该下拉晶体管PD区域、该负载晶体管PU区域与该通道晶体管PG区域中定义出第一、第二与第三有源区。该第一有源区具有多个第一沟槽，而该第三有源区内具有多个第三沟槽。该静态随机存取存储器结构中还包括一栅氧化层共形覆盖该半导体基底且共形覆盖于该下拉晶体管PD区域中该些第一沟槽的内表面上与至少该通道晶体管PG区域中该些第三沟槽的内表面上。该静态随机存取存储器结构中还包括具有位于该下拉晶体管PD区域的第一栅极结构、位于该负载晶体管PU区域的第二栅极结构与位于至少该通道晶体管PG区域中的第三栅极结构的导电材料层，该导电材料层位于该栅氧化层上且填满该下拉晶体管PD区域中该些第一沟槽与至少该通道晶体管PG区域中该些第三沟槽。该第一栅极结构具有第一有效通道宽度WPD，该第二栅极结构具有第二有效通道宽度WPU而该第三栅极结构具有第三有效通道宽度WPG，该第一有效通道宽度WPD大于该第三有效通道宽度WPG，而该第三有效通道宽度WPG大于该第二有效通道宽度WPU。
本发明提供一种静态随机存取存储器存储单元的制造方法。首先，提供具有多个元件隔离结构的半导体基底，该半导体基底包括至少一下拉晶体管区域、至少一负载晶体管区域与至少一通道晶体管区域。该些元件隔离结构分别在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中定义出第一、第二与第三有源区。在该半导体基底上形成图案化掩模层，其中该图案化掩模层在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中分别具有第一图案、第二图案与第三图案，该第一图案具有多个第一开口对应于该第一有源区，而该第三图案具有多个第三开口对应于该第三有源区。接着，以该图案化掩模层做为蚀刻掩模，蚀刻该半导体基底，而在至少该下拉晶体管区域中该些第一开口的位置下形成多个第一沟槽，且在至少该通道晶体管区域中该些第三开口的位置下形成多个第三沟槽。后续，形成一栅氧化层共形覆盖该半导体基底且共形覆盖于至少该下拉晶体管区域中该些第一沟槽的内表面上与至少该通道晶体管区域中该些第三沟槽的内表面上。而且，形成一导电材料层覆盖该栅氧化层且填满至少该下拉晶体管区域中该些第一沟槽与至少该通道晶体管区域中该些第三沟槽。然后，图案化该导电材料层与该栅氧化层，而在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中分别形成第一栅极结构、第二栅极结构与第三栅极结构。该第一栅极结构具有第一有效通道宽度，该第二栅极结构具有第二有效通道宽度而该第三栅极结构具有第三有效通道宽度，该第一有效通道宽度大于该第三有效通道宽度，而该第三有效通道宽度大于该第二有效通道宽度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为显示静态随机存取存储器存储单元的代表电路图；
图2A至图2E为本发明的一实施例的一种静态随机存取存储器的存储单元的制造流程剖视图；
图2F为本发明的另一实施例的一种静态随机存取存储器的存储单元的部分放大剖视图；
图3为静态随机存取存储器存储单元结构的布局代表上视图；
图4为读取SRAM存储单元反向器的电压转换曲线图；
图5为写入SRAM存储单元反向器的电压转换曲线图；
图6为SRAM存储单元读取电流与位线电压的I-V曲线图。
符号说明
20：SRAM存储单元
200：基底
202A、202B、202C：沟槽
210A、210B、210C：隔离结构
212A、212B、212C：衬垫氧化层
214A、214B、214C：栅氧化层
220A、220B、220C：有源区
230：图案化掩模层
240：导体材料层
PD：下拉晶体管
PU：负载晶体管
PG：通道晶体管
BL、BLB：位线
N1、N2：电荷存储结点
SA、SC：开口
Vdd：高参考电压相接
Vss：低参考电压连接Wa、Wb、Wc：沟槽宽度
WPD：下拉晶体管有效通道宽度
WPG：通道晶体管有效通道宽度
WPU：负载晶体管有效通道宽度
具体实施方式
一般而言，静态随机存取存储器(staticrandomaccessmemory；SRAM)的存储单元具有6个晶体管，如图1所示，包括有2个PMOS负载晶体管PU与2个NMOS下拉晶体管PD连接而形成跨接反向器(cross-coupledinverter)。每一PMOS负载晶体管PU的栅极/漏极分别与一对应的NMOS下拉晶体管PD栅极/漏极连接，而形成具有传统结构的反向器。负载晶体管PU的源极与一高参考电压相接，通常为Vdd，而下拉晶体管PD的源极与一低参考电压连接，通常为Vss，其可以为接地电压。SRAM存储单元的状态，传统上通过选择性连接存储单元的电荷存储结点N1、N2与一对补偿的位线(BL,BLB)而读取。一对通道晶体管PG与电荷存储结点N1、N2及对应的位线(BL,BLB)连接。
本发明提供一种静态随机存取存储器(staticrandomaccessmemory；SRAM)与其制造方法。
图2A至图2E绘示依照本发明的一优选实施例的一种静态随机存取存储器的存储单元的制造流程剖视图。在图2A至图2E中，区域A为图1中下拉晶体管PD区域的剖面示意图；区域B为图1中负载晶体管PU区域的剖面示意图；区域C为图1中通道晶体管PG区域的剖面示意图。
请参照图2A，首先提供基底200。此基底200例如可区分为区域A、区域B与区域C；区域A为SRAM存储单元中下拉晶体管PD区域的剖面示意图；区域B为SRAM存储单元中负载晶体管PU区域的剖面示意图；区域C为SRAM存储单元中通道晶体管PG区域的剖面示意图。
接着，在区域A的基底200中形成隔离结构210A、区域B的基底200中形成隔离结构210B，并于区域C的基底200中形成隔离结构210C。区域A、B与C的隔离结构210A、210B与210C分别在基底200中定义出有源区220A、220B与220C。并且，在有源区220A、220B与220C表面上分别形成衬垫氧化层212A、212B与212C。隔离结构210A、210B与210C顶部表面例如高于衬垫氧化层212A、212B与212C的顶部表面。衬垫氧化层212A、212B与212C的材质例如是氧化硅，可采用任何现有的方法形成。依照存储器元件的特性或产品设计的要求，各区域内的衬垫氧化层212A、212B或212C的厚度可以相同或不相同。在本实施例中，以在各区域同一种厚度的衬垫氧化层为例做说明，但本发明当然也可以根据实际的要求而做调整。
然后，参见图2B，在整个基底200上形成一层图案化掩模层230，覆盖于隔离结构210A、210B与210C以及衬垫氧化层212A、212B与212C上。针对区域A、B或C，图案化掩模层230具有不同图案设计。举例而言，本实施例中于区域A的光致抗蚀剂层230具有开口SA、覆盖于区域C的光致抗蚀剂层230具有开口SC，而露出其下的衬垫氧化层；但是覆盖于区域B的光致抗蚀剂层230没有开口而完整覆盖住衬垫氧化层212B。此实施例中开口SA的宽度大于开口SC的宽度Wc。图案化掩模层230可以是具有图案的光致抗蚀剂层，或是硬掩模层例如氮化硅层等。
请参照图2B，接着以图案化掩模层230为蚀刻掩模，蚀刻移除开口SA、SC露出来的衬垫氧化层212A、212C，并继续往下蚀刻移除部分基底200，而于基底200中形成多个沟槽202A、202C。此实施例中，区域A中以湿式蚀刻为例，而在基底200中形成多个沟槽202A，也因此湿式蚀刻为各向同性蚀刻制作工艺，不但会向下蚀刻也会向左右方向蚀刻，故所形成的沟槽202A的轮廓较圆呈U形，且沟槽202A的宽度Wa基本上会等于或大于开口SA的宽度。相对来说，区域C中以干式蚀刻为例，而在基底200中形成多个沟槽202C，因干式蚀刻为非各向同性蚀刻制作工艺，故所形成的沟槽202C的轮廓基本垂直，且沟槽202C的宽度Wc大致等于开口SC的宽度。
虽然此实施例中，不同区域采用不同蚀刻制作工艺来表示，不过此领域者也可以理解一般会采用相同蚀刻方式，亦即都是使用湿式蚀刻或都是使用干式蚀刻，来针对同一基底的不同区域进行蚀刻。以SRAM结构看来，就算采用相同蚀刻方式来针对不同区域进行蚀刻，在沟槽深度相当的前提下，区域A的开口SA宽度会大于区域C的开口SC宽度，以确保形成的沟槽202A的宽度大于沟槽202C的宽度，亦即宽度Wa大于宽度Wc。
接着，参见图2C，在移除图案化掩模层230之后，对基底200的有源区220A、220B与220C进行通道注入(channelimplant)等现有离子注入步骤，将掺杂注入衬垫氧化层212A、212B与212C下方的通道区。移除图案化掩模层230的方法例如是湿式或干式蚀刻法。
参见图2D，在移除衬垫氧化层212A、212B与212C以后，形成栅氧化层214，包括在有源区220A、220B与220C暴露出的表面上分别形成栅氧化层214A、214B与214C，在区域A与C所形成的栅氧化层214A与214C不仅共形覆盖在基底200表面上，也共形覆盖于区域A与C的沟槽202A与沟槽202C的内面上(包括底面与侧面，但未填满沟槽)；或者也可以说区域A与C所形成的栅氧化层214A与214C是共形于基底200表面与沟槽202A与沟槽202C的内表面。栅氧化层214A、214B与214C例如以热氧化法形成，而栅氧化层214A、214B与214C厚度约为20～30埃左右。移除衬垫氧化层212A、212B与212C的方法例如是例用氢氟酸蚀刻移除。
参见图2E，在整个基底200上形成一层导体材料层240覆盖住栅氧化层214A、214B与214C并填满区域A与C的沟槽202A与沟槽202C。此处的导体材料层240也就是所谓的栅极层。后续再进行图案化步骤图案化导体材料层240与栅氧化层214A、214B与214C，而在区域A、B、C分别形成栅极结构，而大致完成存储器SRAM存储单元20的制造。之后，介电绝缘层沉积或接点形成等后段制作工艺因为是此领域所能理解的常知技术且非本案的重点则未再详细描述。导体材料层240的材质例如是掺杂多晶硅或多晶硅化金属等。当导体材料层240的材质为掺杂多晶硅时，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者也可采用临场(in-situ)注入掺杂的方式，利用化学气相沉积法形成之。
以图1的SRAM存储单元配置看来，区域A为SRAM存储单元中下拉晶体管PD区域的剖面示意图；区域B为SRAM存储单元中负载晶体管PU区域的剖面示意图；区域C为SRAM存储单元中通道晶体管PG区域的剖面示意图。也就是说，图2E所示的SRAM20中区域A的导体材料层240是作为下拉晶体管PD的栅极结构，区域B的导体材料层240是作为负载晶体管PU的栅极结构，而区域C的导体材料层240是作为通道晶体管PG的栅极结构。
请参照图2E下方区域A、B与C的局部放大图，区域B并没有沟槽形成，栅氧化层214B仅是单纯覆盖住区域B的有源区域220B的表面，而区域B的导体材料层240也就是覆盖在平坦的栅氧化层214B上。由于区域A与C有形成沟槽202A、沟槽202C会导致形成所谓下凹式栅氧化层214A与214C，而且区域A与C后续形成的导体材料层240也因为沟槽的存在而呈部分下凹型式(剖面看来类似T型)，亦即所谓下凹型式的栅极结构。区域A或C，因设计具有沟槽202A、202C，因此所形成的栅氧化层214A或214C，不仅共形覆盖在基底200表面上也共形覆盖于沟槽202A与沟槽202C的内面上(包括底面与侧面，但未填满沟槽)，造成栅氧化层214A或214C与后续形成的导体材料层240实际接触面(亦即有效通道宽度WPD或WPG)大于栅氧化层214B与后续形成的导体材料层240实际接触面(亦即有效通道宽度WPU)。而且，由于区域A的沟槽202A的宽度大于区域C的沟槽202C的宽度，在假设沟槽深度一样的前提下，栅氧化层214A与后续形成的导体材料层240实际接触面(亦即有效通道宽度)WPD是大于栅氧化层214C与后续形成的导体材料层240实际接触面(亦即有效通道宽度)WPG。
参见图2E与图3，本发明的静态随机存取存储器存储单元20中至少包括半导体基底200，其中该半导体基底包括至少一下拉晶体管PD区域、至少一负载晶体管PU区域与至少一通道晶体管PG区域，该半导体基底有多个元件隔离结构210A、210B、210C，而该些元件隔离结构分别在该下拉晶体管PD区域、该负载晶体管PU区域与该通道晶体管PG区域中定义出第一、第二与第三有源区220A、220B、220C，且该第一有源区220A具有多个第一沟槽202A，而该第三有源区220C内具有多个第三沟槽202C。本发明的静态随机存取存储器结构中还包括一栅氧化层214共形覆盖该半导体基底且共形覆盖于该下拉晶体管PD区域中该些第一沟槽202A的内表面上与至少该通道晶体管PG区域中该些第三沟槽202C的内表面上。发明的静态随机存取存储器结构中还包括导电材料层240，其中该导电材料层240包括位于该下拉晶体管PD区域的第一栅极结构、位于该负载晶体管PU区域的第二栅极结构与位于至少该通道晶体管PG区域中的第三栅极结构，该导电材料层位于该栅氧化层上且填满该下拉晶体管PD区域中该些第一沟槽202A与至少该通道晶体管PG区域中该些第三沟槽202C。该第一栅极结构具有第一有效通道宽度WPD，该第二栅极结构具有第二有效通道宽度WPU而该第三栅极结构具有第三有效通道宽度WPG，该第一有效通道宽度WPD大于该第三有效通道宽度WPG，而该第三有效通道宽度WPG大于该第二有效通道宽度WPU。
本案通过搭配在有源区基底形成有沟槽或无沟槽，或调整不同区域沟槽的宽度、深度等来调整不同区域(下拉晶体管PD区域、负载晶体管PU区域、通道晶体管PG区域)的栅极结构在宽度方向的有效通道宽度；基本上，针对SRAM存储单元的设计，其结构设计的要点之一就是:下拉晶体管PD区域、负载晶体管PU区域、通道晶体管PG区域的栅极结构在宽度方向的有效通道宽度WPD>WPG>WPU。
类似于图2E下方的部分放大图，图2F绘示依照本发明的另一实施例的SRAM存储单元的部分放大剖视图。参见图2F，根据另一实施例，下拉晶体管PD区域、负载晶体管PU区域、通道晶体管PG区域均可以设计分别具有沟槽202A、202B、202C，而在各沟槽深度相当的前提下，只是沟槽202A的宽度Wa大于沟槽202C的宽度Wc，而沟槽202C的宽度Wc大于沟槽202B的宽度Wb，因此，仍旧符合本发明的设计要求:下拉晶体管PD区域、负载晶体管PU区域、通道晶体管PG区域的栅极结构在宽度方向的有效通道宽度WPD>WPG>WPU。
假设以负载晶体管PU区域的栅极结构的有效通道宽度WPU当作是基本单位，则下拉晶体管PD区域、通道晶体管PG区域的栅极结构的有效通道宽度WPD或WPG应大于WPU但最好设计在小于或等于WPU的四倍的范围，较为可行。虽然前述实施例是在沟槽深度相当的前提下，来讨论不同区域沟槽宽度差异；但是本发明也不排除在线宽间距有限制情况下，不同区域的沟槽无法做成较宽则可以做成较深，则一样能够使WPD>WPG>WPU。
图3显示静态随机存取存储器存储单元结构的布局代表上视图。见图3，各虚线区域分别为SRAM存储单元中下拉晶体管PD区域、负载晶体管PU区域或通道晶体管PG区域的布局(layout)上视示意图。从图3可见，在宽度方向(X-方向)上，PD区域的沟槽202A的宽度大于PG区域的沟槽202C的宽度；PU区域没有沟槽形成在有源区220B。
SRAM的表现可由不同参数来评估，包括读取噪声边限β(Readstaticnoisemargin；RSNM)、写入噪声边限γ(Writestaticnoisemargin；WSNM)与读取电流Iread。一般而言，静态噪声边限(SNM)将反转存储单元所需的DC噪声量化，可用以评估存储单元的稳定性。各参数定义如下:
读取噪声边限RSNM:β＝(PDW/L)/(PGW/L)
写入噪声边限WSNM:γ＝(PGW/L)/(PUW/L)
读取电流Iread:PDIds与PGIds表示PD与PG正常操作之下的饱和电流,Ids越大表示SRAM读取速度越快。
图4显示读取SRAM存储单元反向器的电压转换曲线(Voltagetransfercurve；VTC)，其中蝴蝶曲线所包含的最大方块区域所代表的值就是RSNM。图4中右边曲线(虚线)是是控制组，将WPD控制与WPG为与常规相当(本实施例中WPD/WPG约为1.5)，此时所得RSNM值为0.45V；但是，如左边曲线(实线)所示，依照本案设计将WPD制作调整为较大值而WPG制作调整为较小值(亦即WPD/WPG的比值变大)，本实施例中WPD/WPG约为2.1，调整比例40％，则RSNM值变大为0.62V，也就是读取稳定性(ReadStability)变高。
图5是写入SRAM存储单元反向器的电压转换曲线(Voltagetransfercurve；VTC)，其中曲线所包含的最大方块区域所代表的值就是WSNM。图5中左边曲线(虚线)是控制组，将WPG控制与WPU为与常规相当(本实施例中WPG/WPU约为1)，此时所得WSNM值为0.93V；但是，如右边曲线(实线)所示，依照本案设计将WPG制作调整为较大值而WPU调小(亦即WPG/WPU的比值变大)，本实施例中WPG/WPU约为1.2，调整比例20％，则WSNM值变大为1.05V，也就是写入稳定性变高。事实上，就算WPG控制不变但WPU制作调整为较小值(WPG/WPU的比值依然变大)，所得WSNM值也增加为0.95V。
图6是SRAM存储单元读取电流与位线电压的I-V曲线图。由图6可见，改变负载晶体管PU(PMOS)的有效通道宽度WPU对于读取电流无影响而作为参考曲线(居中曲线)；但是，改变下拉晶体管PD或通道晶体管PG(NMOS)的有效通道宽度WPD或WPG对于读取电流有影响，当调整NMOS的WPD或WPG变大，则读取电流变大(上方曲线)；反之，当调整NMOS的WPD或WPG变小，则读取电流变小(下方曲线)。
因此，本发明针对SRAM存储单元的设计，将其结构设计成其下拉晶体管PD区域、负载晶体管PU区域、通道晶体管PG区域的栅极结构在宽度方向的有效通道宽度必须遵循此一设计规则:WPD>WPG>WPU。
通过下拉晶体管PD区域、负载晶体管PU区域、通道晶体管PG区域的栅极结构的有效通道宽度的设计比例，亦即遵循WPD>WPG>WPU，则可以使所得到的SRAM存储单元的表现更佳。如上述所讨论，不但改善读取噪声边限RSNM与写入噪声边限WSNM，而增加SRAM的稳定性；而且，因为读取电流Iread变大，SRAM读取速度变快。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (14)

1.一种静态随机存取存储器存储单元的制造方法，包括：
提供一半导体基底，该半导体基底具有多个元件隔离结构，该半导体基底包括至少一下拉晶体管区域、至少一负载晶体管区域与至少一通道晶体管区域，其中该些元件隔离结构分别在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中定义出第一、第二与第三有源区；
在该半导体基底上形成图案化掩模层，其中该图案化掩模层在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中分别具有第一图案、第二图案与第三图案，该第一图案具有多个第一开口对应于该第一有源区，而该第三图案具有多个第三开口对应于该第三有源区；
以该图案化掩模层做为蚀刻掩模，蚀刻该半导体基底，而在至少该下拉晶体管区域中该些第一开口的位置下形成多个第一沟槽，且在至少该通道晶体管区域中该些第三开口的位置下形成多个第三沟槽；
形成一栅氧化层共形覆盖该半导体基底且共形覆盖于至少该下拉晶体管区域中该些第一沟槽的内表面上与至少该通道晶体管区域中该些第三沟槽的内表面上；
形成一导电材料层覆盖该栅氧化层且填满至少该下拉晶体管区域中该些第一沟槽与至少该通道晶体管区域中该些第三沟槽；以及
图案化该导电材料层与该栅氧化层，而在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中分别形成第一栅极结构、第二栅极结构与第三栅极结构；
其中该第一栅极结构具有第一有效通道宽度，该第二栅极结构具有第二有效通道宽度而该第三栅极结构具有第三有效通道宽度，该第一有效通道宽度大于该第三有效通道宽度，而该第三有效通道宽度大于该第二有效通道宽度。
2.如权利要求1所述的静态随机存取存储器存储单元的制造方法，其中该第一沟槽的宽度大于该第三沟槽的宽度。
3.如权利要求1所述的静态随机存取存储器存储单元的制造方法，其中该第二图案具有多个第二开口对应于该第二有源区，而在至少该负载晶体管区域中该些第二开口的位置下形成多个第二沟槽。
4.如权利要求3所述的静态随机存取存储器存储单元的制造方法，其中该栅氧化层共形覆盖该半导体基底且共形覆盖于至少该负载晶体管区域中该些第二沟槽的内表面上，而该导电材料层覆盖该栅氧化层且填满至少该负载晶体管区域中该些第二沟槽。
5.如权利要求4所述的静态随机存取存储器存储单元的制造方法，其中该第一沟槽的宽度大于该第三沟槽的宽度，而该第三沟槽的宽度大于该第二沟槽的宽度。
6.如权利要求1所述的静态随机存取存储器存储单元的制造方法，其中该图案化掩模层是具有图案的光致抗蚀剂层或是硬掩模层。
7.如权利要求1所述的静态随机存取存储器存储单元的制造方法，其中以该图案化掩模层做为蚀刻掩模，包括进行干式蚀刻步骤来蚀刻该半导体基底。
8.如权利要求1所述的静态随机存取存储器存储单元的制造方法，其中以该图案化掩模层做为蚀刻掩模，包括进行湿式蚀刻步骤来蚀刻该半导体基底。
9.一种静态随机存取存储器存储单元，包括：
半导体基底，其中该半导体基底包括至少一下拉晶体管区域、至少一负载晶体管区域与至少一通道晶体管区域，该半导体基底具有多个元件隔离结构，而该些元件隔离结构分别在至少该下拉晶体管区域、至少该负载晶体管区域与至少该通道晶体管区域中定义出第一、第二与第三有源区，且该第一有源区具有多个第一沟槽，而该第三有源区内具有多个第三沟槽；
栅氧化层共形覆盖该半导体基底且共形覆盖于至少该下拉晶体管区域中该些第一沟槽的内表面上与至少该通道晶体管区域中该些第三沟槽的内表面上；以及
导电材料层，其中该导电材料层包括位于至少该下拉晶体管区域的第一栅极结构、位于至少该负载晶体管区域的第二栅极结构与位于至少该通道晶体管区域中的第三栅极结构，该导电材料层位于该栅氧化层上且填满至少该下拉晶体管区域中该些第一沟槽与至少该通道晶体管区域中该些第三沟槽，
其中该第一栅极结构具有第一有效通道宽度，该第二栅极结构具有第二有效通道宽度而该第三栅极结构具有第三有效通道宽度，该第一有效通道宽度大于该第三有效通道宽度，而该第三有效通道宽度大于该第二有效通道宽度。
10.如权利要求9所述的静态随机存取存储器存储单元，其中该第一沟槽的宽度大于该第三沟槽的宽度。
11.如权利要求9所述的静态随机存取存储器存储单元，其中至少该负载晶体管区域的该第二有源区具有多个第二沟槽。
12.如权利要求11所述的静态随机存取存储器存储单元，其中该栅氧化层共形覆盖该半导体基底且共形覆盖于至少该负载晶体管区域中该些第二沟槽的内表面上，而该导电材料层覆盖该栅氧化层且填满至少该负载晶体管区域中该些第二沟槽。
13.如权利要求12所述的静态随机存取存储器存储单元，其中该第一沟槽的宽度大于该第三沟槽的宽度，而该第三沟槽的宽度大于该第二沟槽的宽度。
14.如权利要求9所述的静态随机存取存储器存储单元，其中该导电材料层的材质包括掺杂多晶硅或多晶硅化金属。
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