JPH0621449A

JPH0621449A - 短チャネルｍｏｓ型トランジスタおよびその製造方法

Info

Publication number: JPH0621449A
Application number: JP4203116A
Authority: JP
Inventors: Ichiro Moriyama; 一郎森山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-07-06
Filing date: 1992-07-06
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】本発明は、短チャネルＭＯＳ型トランジスタ
において、低温化プロセスによって、チャネル部の不純
物の再分布を抑制することにより、所望の不純物濃度で
チャネル部を形成して特性の向上を図る。【構成】半導体基板１１上にゲート絶縁膜１４を介し
てゲート１５を形成し、ゲート１５の両側の半導体基板
１１の上層に浅い拡散層領域１６，１７を形成し、ゲー
ト１５の両側に絶縁部１８を形成し、さらにゲート１５
とほぼ同等の高さのソース・ドレイン１９，２０領域を
形成して、その上層に低抵抗層２１，２２を形成してな
る。または、浅い拡散層領域１６，１７を絶縁部１８側
の半導体基板１１の上層に形成し、さらに半導体基板１
１の上層に絶縁層（図示せず）を形成して、ゲート１５
とほぼ同等の高さのソース・ドレイン領域１９，２０を
浅い拡散層領域１６，１７に接続する状態にして絶縁層
上に形成したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、短チャネルＭＯＳ型ト
ランジスタおよびその製造方法に関するものである。

【０００２】

【従来の技術】浅い接合とソース・ドレイン領域の低抵
抗化とを達成する短チャネルＭＯＳ型トランジスタの一
例を、図７の概略構成断面図により説明する。図に示す
ように、半導体基板７１の上面には、ゲート絶縁膜７２
を介してゲート７３が形成されている。このゲート７３
の両側には絶縁性のサイドウォール７４が形成されてい
る。またサイドウォール７４に対してゲート７３とは反
対側にの半導体基板７１の上面には、エピタキシャル成
長により形成したソース・ドレイン領域７５，７６が設
けられている。また上記ソース・ドレイン領域７５，７
６と上記サイドウォール７４との間にはスペーサ７７，
７８が形成されている。

【０００３】さらに上記サイドウォール７４の下部の半
導体基板７１上層には、上記ソース・ドレイン領域７
５，７６と同導電形の低濃度拡散領域７９，８０が形成
さている。また低濃度拡散領域７９，８０に接続する状
態に、ソース・ドレイン領域７５，７６の下方における
半導体基板７１の上層には、当該低濃度拡散領域７９，
８０と同導電形の拡散領域８１，８２が形成されてい
る。さらにソース・ドレイン領域７５，７６の上層に
は、シリサイドよりなる低抵抗層８３，８４が形成され
ている。

【０００４】上記構成の短チャネルＭＯＳ型トランジス
タの製造方法の一例を、図８の製造工程図により製造す
る。図８の（１）に示すように、通常のプロセス技術に
よって、半導体基板７１にゲート絶縁膜７２とゲート７
３とを形成した後、例えばイオン注入法によって、半導
体基板７１に不純物を導入して、低濃度拡散領域７９，
８０を形成する。

【０００５】次いで図８の（２）に示すように、通常の
サイドウォール形成技術によって、ゲート７３の両側に
サイドウォール７４を形成する。さらに通常のエピタキ
シャル成長法によって、半導体基板７１上にエピタキシ
ャル層（９１）を形成する。このエピタキシャル層（９
１）がソース・ドレイン領域７５，７６になる。続いて
通常のサイドウォール形成技術によって、サイドウォー
ル７４と各ソース・ドレイン領域７５，７６との間にス
ペーサ７７，７８を形成する。その後通常のイオン注入
法によって、半導体基板７１の上層に低濃度拡散領域７
９，８０よりも高い不純物濃度を有する拡散領域８１，
８２を形成する。

【０００６】その後図８の（３）に示すように、通常の
シリサイド化プロセス技術によって、上記ソース・ドレ
イン領域７５，７６の少なくとも上層をシリサイド化し
て、低抵抗層８３，８４を形成する。このとき、ゲート
７３の上層もシリサイド化されて、低抵抗層８５が形成
される。上記のようにして、短チャネルＭＯＳ型トラン
ジスタ７０が形成される。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成の短チャネルＭＯＳ型トランジスタでは、ソース・ド
レイン領域をエピタキシャル成長によって形成する。こ
のため、選択的に形成するには優れているが、エピタキ
シャル成長時の成長温度が９６０℃程度になるので、チ
ャネル部になる低濃度拡散領域と拡散領域とにおける不
純物が再分布する。この結果、低濃度拡散領域と拡散領
域とにおける不純物濃度を、所望の値にすることが困難
になり、短チャネルＭＯＳ型トランジスタの特性が低下
する。またソース・ドレイン領域をエピタキシャル成長
によって形成するために、ソース・ドレイン領域とゲー
トとの間に段差が生じる。このため、多層配線を形成し
た際の上層配線のカバレジ性が低下する。

【０００８】本発明は、短チャネル特性に優れた短チャ
ネルＭＯＳ型トランジスおよびその製造方法を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、短チャネ
ルＭＯＳ型トランジスタとしては、半導体基板上にゲー
ト絶縁膜を介してゲートが形成されていて、このゲート
の両側に絶縁部が形成されている。また絶縁部に対して
ゲートとは反対側の半導体基板上に、ゲートとほぼ同等
の高さになるソース・ドレイン領域が形成されていて、
各ソース・ドレイン領域の上層には低抵抗層が形成され
ている。さらにゲートの両側に半導体基板の上層に浅い
拡散層領域が形成されているものである。

【００１０】その製造方法としては、第１の工程で、半
導体基板の上面にゲート絶縁膜を形成した後、当該ゲー
ト絶縁膜の上面にゲートを形成し、その後当該ゲートの
両側の当該半導体基板の上層に浅い拡散層領域を形成す
る。次いで第２の工程で、ゲートの両側に絶縁部を形成
する。続いて第３の工程で、半導体基板上にソース・ド
レイン形成膜を成膜する。次いで第４の工程で、ソース
・ドレイン形成膜の上層を研磨によって除去し、ゲート
とほぼ同等の高さになるソース・ドレイン領域を形成す
る。その後第５の工程で、ゲートとほぼ同等の高さにな
る低抵抗層をソース・ドレイン領域の上層に形成する。

【００１１】別の構造の短チャネルＭＯＳ型トランジス
タとしては、上記短チャネルＭＯＳ型トランジスタにお
いて、浅い拡散層領域を絶縁部に対してゲートとは反対
側の半導体基板の上層に形成し、浅い拡散層領域に対し
てゲートとは反対側の半導体基板の上層に絶縁層を形成
し、ゲートとほぼ同等の高さになるソース・ドレイン領
域を絶縁部側で浅い拡散層領域に接続した状態にして絶
縁層上に形成したものである。

【００１２】この製造方法としては、第１の工程で、半
導体基板の上面にゲート絶縁膜を形成した後、当該ゲー
ト絶縁膜の上面にゲートを形成し、その後当該ゲートの
両側に第１のサイドウォールと第２のサイドウォールと
を形成する。次いで第２の工程で、半導体基板の露出し
ている部分に絶縁層を形成した後、第２のサイドウォー
ルを除去する。続いて第３の工程で、半導体基板上にソ
ース・ドレイン形成膜を成膜した後、第４の工程で、ソ
ース・ドレイン形成膜の上層を研磨によって除去して、
ゲートとほぼ同等の高さになるソース・ドレイン領域を
形成する。次いで第５の工程で、第１のサイドウォール
を除去した後、ゲートの両側の半導体基板の上層に、ソ
ース・ドレイン領域に接続する浅い拡散層領域を形成す
る。続いて第６の工程で、ゲートと前記ソース・ドレイ
ン領域との間に、絶縁部を形成する。その後第７の工程
で、ソース・ドレイン領域の上層に低抵抗層を形成す
る。

【００１３】別の製造方法としては、上記第１の工程を
行った後、第２の工程で、半導体基板の露出している部
分に絶縁層を形成し、第３の工程で、上記処理した半導
体基板上にソース・ドレイン形成膜を成膜し、その後当
該ソース・ドレイン形成膜の上層を研磨によって除去し
て、ゲートとほぼ同等の高さになる第１のソース・ドレ
イン領域を形成する。そして第４の工程で、第２のサイ
ドウォールを除去した後、除去した部分に第１のソース
・ドレイン領域と半導体基板とに接続する第２のソース
・ドレイン領域を形成することにより、と第１，第２の
ソース・ドレイン領域でソース・ドレイン領域を成した
後、上記第５の工程以降の工程を行う。

【００１４】

【作用】上記構成の短チャネルＭＯＳ型トランジスタで
は、その表面がほぼ平坦に形成されている。このため、
短チャネルＭＯＳ型トランジスタ上に多層配線を形成し
た場合には、配線のカバレジ性が高まるので多層配線の
信頼性が向上する。上記製造方法では、浅い拡散層領域
を形成した後に高温の熱処理をともなうエピタキシャル
成長法によらないで、低温で成膜可能な膜形成技術と研
磨とによって、ソース・ドレイン領域を形成したことに
より、チャネル部の一部分になる浅い拡散層領域の接合
の深さが深くなることがない。また浅い拡散層領域の不
純物濃度を所定の濃度にすることが容易になる。

【００１５】

【実施例】本発明の第１の実施例を図１の概略構成断面
図により説明する。図に示すように、半導体基板１１の
上層の一部分には、素子分離領域１２，１３が形成され
ている。この素子分離領域１２，１３間の半導体基板１
１上の一部分には、ゲート絶縁膜１４を介してゲート１
５が形成されている。このゲート１５は、素子分離領域
１２，１３とほぼ同等の高さに形成される。また上記ゲ
ート１５の両側の半導体基板１１の上層には、浅い拡散
層領域１６，１７が形成されている。さらに上記ゲート
１５の両側には絶縁部１８が形成されている。上記各絶
縁部１８と素子分離領域１２，１３との間の半導体基板
１１上には、当該ゲート１５とほぼ同等の高さのソース
・ドレイン領域１９，２０が形成されている。各ソース
・ドレイン領域１９，２０の上層には、例えばシリサイ
ドよりなる低抵抗層２１，２２が形成されている。また
ゲート１５の上層にも低抵抗層２３が形成されている。
上記の如くに、短チャネルＭＯＳ型トランジスタ１は構
成されている。

【００１６】上記構成の短チャネルＭＯＳ型トランジス
タ１では、その表面がほぼ平坦に形成されるので、例え
ば、短チャネルＭＯＳ型トランジスタ１上に多層配線
（図示せず）を形成した場合には、その多層配線のカバ
レジ性が向上するので、信頼性が高まる。

【００１７】次に上記説明した短チャネルＭＯＳ型トラ
ンジスタ１の製造方法を、図２の製造工程図により説明
する。なお上記図１で説明したと同様の構成部品には同
一符号を付す。

【００１８】図２の（１）に示す第１の工程では、まず
通常のＬＯＣＯＳ法によって、半導体基板１１の上層
に、およそ４００ｎｍの厚さの素子分離領域１２，１３
を形成する。その後通常のプロセス技術によって、素子
分離領域１２，１３間の半導体基板１１の上面に、およ
そ１０ｎｍの厚さのゲート絶縁膜１４を形成した後、当
該ゲート絶縁膜１４の上面に、およそ２００ｎｍの厚さ
のゲート１５を形成する。このゲート１５は、例えば多
結晶シリコンよりなり、素子分離領域１２，１３とほぼ
同等の高さに形成される。その後上記ゲート１５と素子
分離領域１２，１３とをイオン注入マスクにしたイオン
注入法によって、当該ゲート１５の両側の半導体基板１
１の上層に導電性の不純物〔例えばヒ素（Ａｓ）〕を５
×１０¹³ｃｍ^-2程度の濃度に導入して、浅い拡散層領域
１６，１７を形成する。

【００１９】次いで図２の（２）に示す第２の工程を行
う。この工程では、通常のサイドウォール形成技術によ
って、上記ゲート１５の両側にサイドウォールよりなる
絶縁部１８を形成する。この絶縁部１８は、例えば厚さ
が０．１μｍ程度に形成される。

【００２０】続いて図２の（３）に示す第３の工程を行
う。この工程では、例えば通常の化学的気相成長法によ
って、上記半導体基板１１上にソース・ドレイン形成膜
２４を成膜する。のソース・ドレイン形成膜２４は、例
えば上記浅い拡散層領域１６，１７と同様の導電形の不
純物を含む多結晶シリコンよりなる。

【００２１】その後図２の（４）に示す第４の工程を行
う。この工程では、上記ソース・ドレイン形成膜２４の
上層（２点鎖線で示す部分）を研磨によって除去する。
この研磨では、素子分離領域１２，１３上にソース・ド
レイン形成膜２４が残らないように、十分に研磨する。
このとき、素子分離領域１２，１３と絶縁部１８とが研
磨ストッパーになる。そして、上記ゲート１５の両側に
形成した絶縁部１８を間にして、当該ゲート１５とほぼ
同等の高さになるソース・ドレイン領域１９，２０を、
上記ソース・ドレイン形成膜（２４）で形成する。

【００２２】続いて図２の（５）に示す第５の工程を行
う。この工程では、少なくとも上記ゲート１５と上記各
ソース・ドレイン領域１９，２０の上面とに、例えば通
常のスパッタ法によって、シリサイド化する形成する膜
としてチタン（Ｔｉ）膜２５（２点鎖線で示す部分）
を、例えば１００ｎｍ程度の厚さに成膜する。その後チ
タン膜２５と上記ゲート１５，各ソース・ドレイン領域
１９，２０とをシリサイド化反応させて、チタンシリサ
イドよりなる低抵抗層２３，２１，２２を、ゲート１５
の上層と各ソース・ドレイン領域１９，２０の上層とに
形成する。なお素子分離領域１２，１３上および絶縁部
１８上等に残った未反応チタン膜２５は、エッチング等
により除去する。その後、低抵抗層２１〜２３の活性化
処理を行う。上記のようにして、短チャネルＭＯＳ型ト
ランジスタ１は製造される。

【００２３】上記製造方法では、浅い拡散層領域１６，
１７を形成した後に高温の熱処理をともなうエピタキシ
ャル成長法によらないで、低温で成膜可能な膜形成技術
（例えば化学的気相成長法）と研磨（例えばポリシン
グ）とによって、ソース・ドレイン領域１９，２０を形
成したことにより、チャネル部の一部分になる浅い拡散
層領域１６，１７の接合の深さが深くなることがない。
また浅い拡散層領域１６，１７の不純物が再分布するこ
とが無くなるので、不純物濃度を所定の濃度に設定し易
くなる。

【００２４】次に第２の実施例を、図３の概略構成断面
図により説明する。図に示す構成部品のうち、前記図１
で説明したと同様の構成部品には同一符号を付す。図に
示すように、短チャネルＭＯＳ型トランジスタ２では、
図１で説明した短チャネルＭＯＳ型トランジスタ（１）
において、ゲート１５の両側に形成した絶縁部１８に対
してゲート１５とは反対側の半導体基板１１の上層に浅
い拡散層領域１６，１７が形成されている。また浅い拡
散層領域１６，１７に対してゲート１５とは反対側の半
導体基板１１の上層には絶縁層３１，３２が形成されて
いる。さらにソース・ドレイン領域１９，２０は、絶縁
部１８側で上記浅い拡散層領域１６，１７に接続した状
態にして上記絶縁層３１，３２上に形成されている。

【００２５】半導体基板１１，素子分離領域１２，１
３，ゲート絶縁膜１４，低抵抗層２１，２２，２３等の
他の構成部品は、第１の実施例で説明した短チャネルＭ
ＯＳ型トランジスタ１（１）と同様なので、ここでの説
明は省略する。上記の如くに、短チャネルＭＯＳ型トラ
ンジスタ２は構成される。

【００２６】上記構成の短チャネルＭＯＳ型トランジス
タ２では、その表面がほぼ平坦に形成されるので、短チ
ャネルＭＯＳ型トランジスタ２上に多層配線（図示せ
ず）を形成した場合には、その多層配線のカバレジ性は
高いものになり、配線の信頼性が向上する。

【００２７】次に上記説明した第２の実施例の短チャネ
ルＭＯＳ型トランジスタ２の製造方法を、図４，図５の
製造工程図（その１），（その２）により説明する。図
４の（１）に示す第１の工程では、通常のＬＯＣＯＳ法
によって、半導体基板１１の上層の一部分に、およそ４
００ｎｍの厚さの素子分離領域１２，１３を形成する。
その後通常のプロセス技術によって、半導体基板１１の
上面に、およそ１０ｎｍの厚さのゲート絶縁膜１４を形
成する。さらにゲート絶縁膜１４の上面に、およそ２０
０ｎｍの厚さのゲート１５を形成する。このゲート１５
は、例えば多結晶シリコンよりなり、上記素子分離領域
１２，１３とほぼ同等の高さに形成される。

【００２８】その後通常のサイドウォール形成技術によ
って、当該ゲート１５の両側に、厚さがおよそ０．１μ
ｍの第１のサイドウォール３３，３４を形成する。この
第１のサイドウォール３３，３４は、例えば酸化シリコ
ン（ＳｉＯ₂）よりなる。続いて通常のサイドウォール
形成技術によって、第１のサイドウォール３３，３４に
対して上記ゲート１５とは反対側に、厚さがおよそ０．
１μｍの第２のサイドウォール３５，３６を形成する。
この第２のサイドウォール３５，３６は、例えば窒化シ
リコン（Ｓｉ₃Ｎ₄）よりなる。

【００２９】次いで図４の（２）に示す第２の工程を行
う。この工程では、例えば熱酸化法によって、半導体基
板１１の露出している部分に、酸化シリコン（Ｓｉ
Ｏ₂）よりなる絶縁層３１，３２を形成する。この絶縁
層３１，３２は、例えばおよそ１００ｎｍの厚さに形成
される。このときゲート１５の上層にも酸化シリコン膜
３７が形成される。その後、選択エッチングによって、
上記第２のサイドウォール３５，３６（２点鎖線で示す
部分）を除去する。

【００３０】続いて図４の（３）に示す第３の工程を行
う。この工程では、例えば通常の化学的気相成長法によ
って、半導体基板１１上にソース・ドレイン形成膜３８
を成膜する。このソース・ドレイン形成膜３８は、例え
ば導電性の不純物を含む多結晶シリコンよりなり、およ
そ４００ｎｍの厚さに成膜される。

【００３１】次いで図５の（４）に示す第４の工程を行
う。この工程では、ソース・ドレイン形成膜３８の上層
（２点鎖線で示す部分）を研磨（例えばポリシング等の
精密研磨）によって、ゲート１５とほぼ同等の高さにな
るまで除去し、ゲート１５の両側に第１のサイドウォー
ル３３，３４を介して半導体基板１１に接続するソース
・ドレイン領域１９，２０を当該ソース・ドレイン形成
膜（３８）で形成する。この研磨では、素子分離領域１
２，１３上にソース・ドレイン形成膜３８が残らないう
ように、十分に研磨を行う。

【００３２】次いで図５の（５）に示す第５の工程を行
う。この工程では、選択エッチングによって、上記第１
のサイドウォール３３，３４（２点鎖線で示す部分）を
除去する。このとき、ゲート１５の上層に形成されてい
る酸化シリコン膜３７（２点鎖線で示す部分）も除去さ
れる。その後、ゲート１５とソース・ドレイン領域１
９，２０とをイオン注入マスクにした通常のイオン注入
法によって、例えばヒ素（Ａｓ）を５×１０¹³ｃｍ^-2程
度の濃度で、ゲート１５の両側の半導体基板１１の上層
に導入する。そして第１の浅い拡散層領域３９，４０を
形成する。次いで拡散処理を行って、第１の浅い拡散層
領域３９，４０に接続する状態に、上記ソース・ドレイ
ン領域１９，２０より半導体基板１１の上層に不純物を
拡散させて、第２の浅い拡散層領域４１，４２を形成す
る。この第１，第２の浅い拡散層領域３９〜４２によっ
て、浅い拡散層領域１６，１７が形成される。

【００３３】次いで図５の（６）に示す第６の工程を行
う。この工程では、通常の化学的気相成長法によって、
少なくとも上記第１のサイドウォール（３３，３４）を
除去した部分に、絶縁部形成膜４３を埋め込む。その後
通常のエッチバック処理によって、この絶縁部形成膜４
３の２点鎖線で示す部分を除去し、絶縁部１８を形成す
る。

【００３４】次いで図５の（７）に示す第７の工程を行
う。この工程では、前記図２の第５の工程と同様にし
て、ソース・ドレイン領域１９，２０の上層とゲート１
５の上層とに低抵抗層２１，２２，２３を形成する。こ
の低抵抗層２１〜２３は、例えばタングステンシリサイ
ドまたはチタンシリサイド等の高融点金属シリサイドで
形成される。上記の如くに、短チャネルＭＯＳ型トラン
ジスタ２は製造される。

【００３５】上記製造方法では、浅い拡散層領域１６，
１７を形成した後に高温の熱処理をともなうエピタキシ
ャル成長法によらないで、低温で成膜可能な膜形成技術
と研磨とによって、ソース・ドレイン領域１９，２０を
形成したことにより、チャネル部の一部分になる浅い拡
散層領域１６，１７の接合の深さが深くなることがな
い。また浅い拡散層領域１６，１７の不純物濃度を、第
１の浅い拡散層領域３９，４０と第２の浅い拡散層領域
４１，４２とに、２段階に変えて形成することが可能で
ある。さらに浅い拡散層領域１６，１７の不純物が再分
布することが無くなるので、不純物濃度を所定の濃度に
設定し易くなる。

【００３６】次に別の製造方法を、図６の製造工程図に
より説明する。第１の工程は、上記図４で説明した第１
の工程と同様なので、ここでの説明は省略する。

【００３７】次いで図６の（１）に示す第２の工程を行
う。この工程では、例えば熱酸化法によって、半導体基
板１１の露出している部分に絶縁層３１，３２を形成す
る。この絶縁層３１，３２は、例えば酸化シリコン（Ｓ
ｉＯ₂）よりなる。

【００３８】次いで図６の（２）に示す第３の工程を行
う。この工程では、例えば通常の化学的気相成長法によ
って、半導体基板１１上にソース・ドレイン形成膜３８
を成膜する。このソース・ドレイン形成膜３８は、例え
ば導電性の不純物を含む多結晶シリコンよりなる。その
後ソース・ドレイン形成膜３８の上層（２点鎖線で示す
部分）を研磨によって、ゲート１５とほぼ同等の高さに
なるまで除去し、ゲート１５の両側に第１のサイドウォ
ール３３，３４と第２のサイドウォール３５，３６とを
介した状態で、上記絶縁層３１，３２上に、第１のソー
ス・ドレイン領域４４，４５を形成する。

【００３９】次いで図６の（３）に示す第４の工程を行
う。この工程では、通常の選択エッチングによって、第
２のサイドウォール（３５，３６）〔図６の（２）参
照〕を除去する。その後、通常の化学的気相成長法によ
って、少なくとも上記第２のサイドウォール（３５，３
６）を除去した部分にソース・ドレイン形成膜４６を埋
め込む。このソース・ドレイン形成膜４６は、例えば導
電性の不純物を含む多結晶シリコンで形成される。次い
で通常のエッチバック処理によって、ソース・ドレイン
形成膜４６の２点鎖線で示す部分を除去し、第２のソー
ス・ドレイン領域４７，４８を形成する。この第２のソ
ース・ドレイン領域４７，４８と上記第１のソース・ド
レイン領域４４，４５とによって、ソース・ドレイン領
域１９，２０が形成される。

【００４０】続いて上記図５で説明した第５の工程以降
の工程を行う。そして、前記図５の（５）〜（７）に示
したように、ゲート１３と絶縁層３１，３２との間の半
導体基板１１の上層に浅い拡散層領域（１６，１７）を
形成し、ゲート１３とソース・ドレイン領域１９，２０
との間に絶縁部（１８）を形成して、ソース・ドレイン
領域１９，２０の上層に低抵抗層（２１，２２）を形成
する。また同時に、ゲート１５の上層に低抵抗層（２
３）を形成する。上記図６により説明した製造方法で
も、図５で説明したと同様の効果が得られる。

【００４１】

【発明の効果】以上、説明したように本発明の短チャネ
ルＭＯＳ型トランジスタによれば、その表面がほぼ平坦
化されているので、短チャネルＭＯＳ型トランジスタ上
に信頼性の高い多層配線を形成することができる。本発
明の製造方法では、浅い拡散層領域を形成した後に、低
温で成膜可能な、例えば化学的気相成長法による膜形成
技術でソース・ドレイン形成膜を成膜した後、ソース・
ドレイン形成膜を研磨することによって、ソース・ドレ
イン領域を形成したので、半導体基板が高温状態になら
ない。このため、半導体基板中に不純物が拡がり過ぎる
ことがなくなるので、浅い拡散層領域を形成することが
可能になる。この結果、浅い接合を有しかつソース・ド
レイン領域が低抵抗なものを得ることができるので、短
チャネルＭＯＳ型トランジスタの特性の向上が図れる。

【図面の簡単な説明】

【図１】第１の実施例の概略構成断面図である。

【図２】第１の実施例の製造工程図である。

【図３】第２の実施例の概略構成断面図である。

【図４】第２の実施例の製造工程図（その１）である。

【図５】第２の実施例の製造工程図（その２）である。

【図６】第２の実施例の別の製造工程図である。

【図７】従来例の概略構成断面図である。

【図８】従来例の製造工程図である。

【符号の説明】

１短チャネルＭＯＳ型トランジスタ２短チャネルＭＯＳ型トランジスタ１１半導体基板１２素子分離
領域１３素子分離領域１４ゲート絶
縁膜１５ゲート１６浅い拡散
層領域１７浅い拡散層領域１８絶縁部１９ソース・ドレイン領域２０ソース・
ドレイン領域２１低抵抗層２２低抵抗層２４ソース・ドレイン形成膜３１絶縁層３２絶縁層３３第１のサ
イドウォール３４第１のサイドウォール３５第２のサ
イドウォール３６第２のサイドウォール３８ソース・
ドレイン形成膜４４第１のソース・ドレイン領域４５第１のソ
ース・ドレイン領域４６ソース・ドレイン形成膜４７第２のソ
ース・ドレイン領域４８第２のソース・ドレイン領域

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して形
成したゲートと、前記ゲートの両側に形成した絶縁部と、前記ゲートとほぼ同等の高さであって、前記絶縁部に対
して前記ゲートとは反対側の前記半導体基板上に形成し
たソース・ドレイン領域と、前記各ソース・ドレイン領域の上層に形成した低抵抗層
と、前記ゲートの両側における前記半導体基板の上層に形成
した浅い拡散層領域とよりなることを特徴とする短チャ
ネルＭＯＳ型トランジスタ。
【請求項２】半導体基板の上面にゲート絶縁膜を形成
した後、当該ゲート絶縁膜の上面にゲートを形成し、そ
の後当該ゲートの両側における当該半導体基板の上層に
浅い拡散層領域を形成する第１の工程と、前記ゲートの両側に絶縁部を形成する第２の工程と、前記半導体基板上にソース・ドレイン形成膜を成膜する
第３の工程と、前記ソース・ドレイン形成膜の上層を研磨して除去し、
当該ゲートの両側に前記絶縁部を介して、当該ゲートと
ほぼ同等の高さを有するソース・ドレイン領域を形成す
る第４の工程と、前記ソース・ドレイン領域の上層に低抵抗層を形成する
第５の工程とよりなることを特徴とする短チャネルＭＯ
Ｓ型トランジスタの製造方法。
【請求項３】半導体基板上にゲート絶縁膜を介して形
成したゲートと、前記ゲートの両側に形成した絶縁部と、前記絶縁部に対して前記ゲートとは反対側の前記半導体
基板の上層に形成した浅い拡散層領域と、前記浅い拡散層領域に対して前記ゲートとは反対側の前
記半導体基板の上層に形成した絶縁層と、前記絶縁部側で前記浅い拡散層領域に接続する状態にし
て、前記絶縁層上に形成したもので、前記ゲートとほぼ
同等の高さを有するソース・ドレイン領域と、前記ソース・ドレイン領域の上層に形成した低抵抗層と
よりなることを特徴とする短チャネルＭＯＳ型トランジ
スタ。
【請求項４】半導体基板の上面にゲート絶縁膜を形成
した後、当該ゲート絶縁膜の上面にゲートを形成し、そ
の後当該ゲートの両側に第１のサイドウォールと第２の
サイドウォールとを形成する第１の工程と、前記半導体基板の露出している部分に絶縁層を形成した
後、前記第２のサイドウォールを除去する第２の工程
と、前記半導体基板上にソース・ドレイン形成膜を成膜する
第３の工程と、前記ソース・ドレイン形成膜の上層を研磨によって除去
して、前記ゲートとほぼ同等の高さを有するソース・ド
レイン領域を形成する第４の工程と、前記第１のサイドウォールを除去した後、前記ゲートの
両側の半導体基板の上層に、前記ソース・ドレイン領域
に接続する浅い拡散層領域を形成する第５の工程と、前記ゲートと前記ソース・ドレイン領域との間に、絶縁
部を形成する第６の工程と、前記ソース・ドレイン領域の上層に低抵抗層を形成する
第７の工程とよりなることを特徴とする短チャネルＭＯ
Ｓ型トランジスタの製造方法。
【請求項５】請求項２記載の短チャネルＭＯＳ型トラ
ンジスタの製造方法において、前記請求項２記載の第１の工程を行った後、第２の工程で、前記半導体基板の露出している部分に絶
縁層を形成し、第３の工程で、前記処理した半導体基板上にソース・ド
レイン形成膜を成膜した後、当該ソース・ドレイン形成
膜の上層を研磨によって除去して、当該ゲートとほぼ同
等の高さを有する第１のソース・ドレイン領域を形成
し、次いで第４の工程で、前記第２のサイドウォールを除去
した後、除去した部分に前記第１のソース・ドレイン領
域と半導体基板とを接続する第２のソース・ドレイン領
域を形成することにより、当該第１のソース・ドレイン
領域と当該第２のソース・ドレイン領域とでソース・ド
レイン領域を成し、続いて前記請求項２記載の第５の工程以降の工程を行う
ことを特徴とする短チャネルＭＯＳ型トランジスタの製
造方法。