DE10341359A1

DE10341359A1 - MOS-Transistor und Verfahren zur Herstellung desselben

Info

Publication number: DE10341359A1
Application number: DE2003141359
Authority: DE
Inventors: Jae-Kyu Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-10-26
Filing date: 2003-09-08
Publication date: 2004-06-03
Anticipated expiration: 2023-09-09
Also published as: KR100485690B1; CN1492515A; US20040080003A1; CN100435353C; JP4519442B2; KR20040036452A; US7119435B2; DE10341359B4; GB2395602B; US20060211197A1; JP2004146825A; GB2395602A; GB0321893D0

Abstract

Bei einem MOS-Transistor und einem Verfahren zur Herstellung desselben wird eine Gate-Struktur einschließlich einer Gate-Isolationsschicht und einer Gate-Elektrode auf einem Halbleitersubstrat ausgebildet. Eine erste Isolationsschicht wird zum Bedecken der Gate-Struktur ausgebildet. Eine zweite Isolationsschicht wird auf dem Substrat ausgebildet und ist beabstandet von der ersten Isolationsschicht. Ein leicht dotierter Source/Drain-Bereich wird in den Oberflächenabschnitten des Substrats zwischen einer zweiten Isolationsschicht und der Gate-Struktur ausgebildet. Eine Source/Drain-Erstreckungsschicht wird auf dem leicht dotierten Source/Drain-Bereich ausgebildet. Ein stark dotierter Source/Drain-Bereich wird auf der zweiten Isolationsschicht ausgebildet, um so mit der Source/Drain-Erstreckungsschicht verbunden zu sein. Der Kurzkanaleffekt wird unterdrückt und die Source/Drain-Übergangskapazität verringert.

Description

Die Anmeldung nimmt die Priorität der Koreanischen Patentanmeldung 2002-65649 in Anspruch, deren Inhalt hierin durch Bezugnahme voll inhaltlich mit offenbart ist.
HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
Die Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Insbesondere betrifft die Erfindung eine Halbleitervorrichtung, die zum Unterdrücken eines Kurzkanaleffektes und zum Verringern einer Source/Drain-Übergangskapazität (junction capacitance) in der Lage ist, und ein Verfahren zur Herstellung der selben.

Da Halbleitervorrichtungen mit einem immer höheren Grad an Integration entwickelt werden, wird ein aktiver Bereich immer kleiner. Somit wird eine Gate-Länge eines MOS-Transistors, die auf dem aktiven Bereich ausgebildet ist, immer kürzer. Da die Gate-Länge sich verringert erhöht sich dementsprechend der Einfluß von Source und Drain auf das elektrische Feld oder das Potential in dem Kanalbereich des MOS-Transistors. Dies ist als „Kurzkanaleffekt" ("short channel effect") bekannt und führt typischerweise zu einer Erniedrigung der Schwellwertspannung. Dies kommt daher, dass der Kanalbereich durch die Verarmungsladung das elektrische Feld und die Potentialverteilung der Source/Drain-Bereiche ebenso wie die Gate-Spannung stark beeinflußt wird.

Als gravierendes Problem zusätzlich zu der Absenkung der Schwellenspannung taucht bei dem Kurzkanaleffekt auch ein sogenannter „punchthrough effect" bzw. Durchgriff zwischen Source und Drain auf.

Insbesondere verbreitert sich die Drain-Verarmungsschicht proportional mit dem Anstieg der Drain-Spannung, so daß die Drain-Verarmungsschicht nahe an den Source-Bereich reicht. Somit sind die Drain-Verarmungsschicht und die Source-Verarmungsschicht miteinander vollständig verbunden, wenn die Länge der Gate-Elektrode verringert ist. Das elektrische Feld des Drain kann daher versehentlich in den Source-Bereich eindringen und somit die Potentialenergiebarriere des Source-Übergangs verringern. Wenn dies passiert, besitzen mehr Majoritätsladungsträger in dem Source-Bereich ausreichend Energie, die Barriere zu überwinden und anschließend fließt ein erhöhter Strom von dem Source-Bereich zu dem Drain-Bereich. Dies ist als das „Punchthrough"-Phänomen bzw. als Durchgriff bekannt. Wenn der Durchgriff auftritt ist der Drain-Strom nicht in Sättigung, sondern erhöht sich dramatisch in dem Sättigungsbereich.

Der Kurzkanaleffekt wird um so gravierender je mehr sich die Source/Drain-Übergangstiefe vergrößert und die Kanaldotierungskonzentration verringert. Verschiedene Verfahren sind entwickelt worden, um eine schmale Source/Drain-Übergangstiefe auszubilden, wodurch der Kurzkanaleffekt bis zu einem bestimmten Ausmaß unterdrückt werden kann.

Im allgemeinen wird ein seichter bzw. flacher Source/Drain-Übergang in einem energiearmen Ionenimplantationsverfahren erzielt, dass die physikalische Übergangstiefe in einem Siliziumsubstrat verringert, was zu einer Verringerung des Transistorstroms führt.

Ferner sind mit abnehmender Gate-Länge Verfahren verwendet worden, in welchen Metallsilizidschichten auf der Oberfläche der Source/Drain-Bereiche durch ein selbstjustiertes Silizidverfahren (salicide process) ausgebildet worden sind, um so die parasitären Widerstände in den Source/Drain-Bereichen, beispielsweise den Schichtwiderstand oder den Kontaktwiderstand, zu verringern. Da jedoch die Source/Drain-Übergangstiefe immer flacher wird, wird es immer schwieriger das Silizidverfahren anzuwenden.

Um einen hochleistungsfähigen Transistor zu erhalten, müssen demgemäß die parasitären Widerstände in den Source/Drain-Bereichen minimiert werden, um den Transistorstrom zu erhöhen und gleichzeitig den Kurzkanaleffekt zu unterdrücken. Ein typisches Verfahren ist dabei eines, bei dem die MOS-Transistoren auf einem Silicon-On-Insulator-Substrat bzw. SOI-Substrat ausgebildet werden. Bei dem SOI-Transistor wird eine vergrabene Oxidschicht unter den Source/Drain-Übergängen angeordnet, um eine Verarmungskapazität der Source/Drain-Übergänge zu verringern bzw. zu entfernen. Der SOI-Transistor besitzt jedoch einen Floating Body (schwebendes Substratpotential), da kein Body-Kontakt auf dem SOI-Substrat ausgebildet ist. Daher bildet sich eine Schicht aus angehäuften Löchern an der Schnittstelle der Rückseite der SOI-Schicht, wodurch Floating-Body-Effekte, wie etwa ein parasitärer Bipolar-Durchbruch, ein Latch-Up usw., erzeugt werden.

Der Erfindung liegt daher die Aufgabe zugrunde die zuvor erwähnten Probleme zu beseitigen und es ist daher eine Aufgabe der Erfindung, einen MOS-Transistor vorzusehen, der zum Unterdrücken des Kurzkanaleffektes und zum Verringern der Source/Drain-Übergangskapazität in der Lage ist.

Es ist ferner eine zweite Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines derartigen MOS-Transistors, d.h. eines MOS-Transistors, der zum Unterdrücken des Kurzkanaleffektes und zum Verringern der Source/Drain-Übergangskapazität in der Lage ist, vorzusehen.

Diese Aufgaben der vorliegenden Erfindung werden jeweils durch die Merkmalskombination der unabhängigen Ansprüche 1, 10, 13, 15 und 27 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen eines solchen MOS-Transistors bzw. eines solchen Herstellungsverfahrens bilden Gegenstand der Unteransprüche, deren Inhalt jedoch ausdrücklich zum Bestandteil der Beschreibung gemacht wird, ohne ihren Wortlaut an dieser Stelle zu wiederholen.

Um die erste Aufgabe der Erfindung zu lösen, enthalten Ausführungsformen der Erfindung ein Halbleitersubstrat und eine Gate-Struktur einschließlich einer Gate-Isolationsschicht und einer Gate-Elektrode, die aufeinanderfolgend auf dem Substrat ausgebildet sind. Eine erste Isolationsschicht ist auf der Oberseite und den Seiten der Gate-Struktur ausgebildet. Zweite Isolationsschichten sind auf dem Substrat ausgebildet und von der ersten Isolationsschicht beabstandet. Leicht dotierte Source/Drain-Bereiche sind auf bzw. in den Oberflächenabschnitten des Substrats zwischen der Gate-Struktur und den zweiten Isolationsschichten ausgebildet. Source/Drain-Erstreckungsschichten sind auf den leicht dotierten Source/Drain-Bereichen ausgebildet. Stark dotierte Source/Drain-Bereiche sind auf den zweiten Isolationsschichten ausgebildet, um so die Source/Drain-Erstreckungsschichten zu kontaktieren.

Vorzugsweise enthalten die Source/Drain-Erstreckungsschichten eine dotierte Epitaxialschicht und die stark dotierten Source/Drain-Bereiche enthalten eine dotierte Polysiliziumschicht.

Gemäß einer anderen Ausführungsform der Erfindung ist ferner eine Gate-Struktur auf einem Halbleitersubstrat ausgebildet, wobei die Gate-Struktur eine Gate-Isolationsschicht und eine Gate-Elektrode enthält, die auf der Gate-Isolationsschicht gestapelt bzw. geschichtet sind. Eine erste Isolationsschicht ist auf der Oberseite und den Seiten der Gate-Struktur ausgebildet. Zweite Isolationsschichten sind auf dem Substrat ausgebildet und von der ersten Isolationsschicht beabstandet. Leicht dotierte Source/Drain-Bereiche sind in den Oberflächenabschnitten des Substrats zwischen der Gate-Struktur und den zweiten Isolationsschichten ausgebildet. Stark dotierte Source/Drain-Bereiche sind auf den zweiten Isolationsschichten ausgebildet, um so die Lücken zwischen der Gate-Struktur und den zweiten Isolationsschichten aufzufüllen.

Vorzugsweise enthalten die stark dotierten Source/Drain-Bereiche eine dotierte Epitaxialschicht oder eine dotierte Polysiliziumschicht.

Gemäß einer anderen Ausführungsform, die die zweite Aufgabe der Erfindung löst, wird eine Gate-Struktur, die eine Gate-Isolationsschicht und eine Gate-Elektrode enthält, die auf die Gate-Isolationsschicht geschichtet ist, auf einem Halbleitersubstrat ausgebildet. Eine erste Isolationsschicht wird an der Oberseite und den Seiten der Gate-Struktur ausgebildet. Zweite Isolationsschichten werden auf dem Substrat ausgebildet, um von der ersten Isolationsschicht beabstandet zu sein. Eine Störstelle wird in die Oberfläche des Substrats zwischen der Gate-Struktur und den zweiten Isolationsschichten Ionen-implantiert, wodurch leicht dotierte Source/Drain-Bereiche ausgebildet werden. Source/Drain-Erstreckungsschichten werden auf den leicht dotierten Source/Drain-Bereichen ausgebildet. Stark dotierte Source/Drain-Bereiche werden auf den zweiten Isolationsschichten ausgebildet, um so die Source/Drain-Erstreckungsschichten zu kontaktieren.

Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird ferner eine Gate-Struktur, in welcher eine Gate-Isolationsschicht und eine Gate-Elektrode aufeinanderfolgend geschichtet sind, auf einem Halbleitersubstrat ausgebildet, und anschließend eine erste Isolationsschicht auf der Oberseite und den Seiten der Gate-Struktur ausgebildet. Zweite Isolationsschichten werden auf dem Substrat ausgebildet, um von der ersten Isolationsschicht beabstandet zu sein. Eine Störstelle wird in die Oberflächenabschnitte des Substrats zwischen der Gate-Struktur und den zweiten Gate-Isolationsschichten Ionen-implantiert, wodurch leicht dotierte Source/Drain-Bereiche ausgebildet werden. Anschließend werden stark dotierte Source/Drain-Bereiche auf den zweiten Isolationsschichten ausgebildet, um die Lücken zwischen der Gate-Struktur und den zweiten Isolationsschichten aufzufüllen.

Gemäß Ausführungsformen der vorliegenden Erfindung sind ein Kanalbereich und die leicht dotierten Source/Drain-Bereiche (d. h. LDD-Bereiche) in der Oberfläche des Halbleitersubstrats ausgebildet, während die stark dotierten Source/Drain-Bereiche auf der Isolationsschicht ausgebildet sind, wodurch der MOS-Transistor eine ähnliche Struktur aufweist, wie der SOI-Transistor, und den gleichen Betrieb durchführt, wie ein Transistor, der auf einem Bulk-Silizium-Substrat ausgebildet ist. Auf diese Art wird der Kurzkanaleffekt unterdrückt und die Source/Drain-Übergangskapazität verringert, was zu einer Verbesserung der Betriebsgeschwindigkeit der Vorrichtung führt.

Die obige und andere Aufgaben und Vorteile der vorliegenden Erfindung werden durch Bezugnahme auf die folgende detaillierte Beschreibung ohne weiteres ersichtlich, wenn sie im Zusammenhang mit der begleitenden Zeichnung gesehen wird, wobei:
1 eine Querschnittsansicht eines MOS-Transistors gemäß einer Ausführungsform der Erfindung ist;
2A bis 2G Querschnittsansichten sind, die ein Verfahren zur Herstellung des MOS-Transistors in Übereinstimmung mit der in 1 gezeigten Ausführungsform darstellen;
3 eine Querschnittsansicht eines MOS-Transistors in Übereinstimmung mit einer anderen Ausführungsform der Erfindung ist;
4 eine Querschnittsansicht eines MOS-Transistors in Übereinstimmung mit einer weiteren anderen Ausführungsform der vorliegenden Erfindung ist;
5 eine Querschnittsansicht von Speicherzellentransistoren in Übereinstimmung mit weiteren anderen Ausführungsformen der vorliegenden Erfindung ist.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Im Folgenden werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die begleitende Zeichnung eingehender beschrieben, in welcher die gleichen Bezugszeichen gleiche Elemente bezeichnen.
1 ist eine Querschnittsansicht eines MOS-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung.
Gemäß 1 wird eine Gate-Struktur 25, die eine Gate-Isolationsschicht 12 und eine Gate-Elektrode 18 umfasst, auf einem Halbleitersubstrat 10 ausgebildet. Optional kann die Gate-Struktur 25 ferner eine auf der Gate-Elektrode 18 ausgebildete Gate-Abdeckungsschicht 20 umfassen. Die Gate-Abdeckungsschicht 20 enthält ein Isolationsmaterial, wie etwa Siliziumnitrid oder Siliziumoxid. In der vorliegenden Ausführungsform enthält die Gate-Abdeckungsschicht 20 Siliziumnitrid.
Die Gate-Elektrode 18 wird in einer Polyzid-Struktur ausgebildet, in welcher eine Polysiliziumschicht 14 und eine Metallsilizidschicht 16 aufeinanderfolgend geschichtet sind.
Eine erste Isolationsschicht 22 wird auf der Oberseite und den Seiten der Gate-Struktur 25 ausgebildet (d.h., die erste Isolationsschicht 22 wird so ausgebildet, dass sie die Gate-Struktur 25 abdeckt). Vorzugsweise wird ein Oxidationsverfahren ausgeführt, um Siliziumschäden auszuheilen, die bei einem Ätzverfahren an Mustern der Gate-Struktur 25 entstanden sind, wodurch die erste Isolationsschicht 22, die aus Siliziumoxid aufgebaut ist, ausgebildet wird.
Gemäß dem MOS-Transistors der vorliegenden Ausführungsform, sind zweite Isolationsschichten 26, die aus Siliziumoxid aufgebaut sind, auf dem Substrat 10 ausgebildet, wobei sie von der ersten Isolationsschicht 22 beabstandet sind.
Leicht dotierte Source/Drain-Bereiche 28, d. h., LDD-Bereiche, werden in der Oberfläche des Substrats zwischen der Gate-Struktur 25 und den zweiten Isolationsschichten 26 ausgebildet.
Source/Drain-Erstreckungsschichten 30 werden auf den leicht dotierten Source/Drain-Bereichen 28 ausgebildet. Vorzugsweise sind die Source/Drain-Erstreckungsschichten 30 dotierte Epitaxialschichten.
Stark dotierte Source/Drain-Bereiche 34 sind auf den zweiten Isolationsschichten 26 ausgebildet, so dass sie die Source/Drain-Erstreckungsschichten 30 kontaktieren. Vorzugsweise sind die stark dotierten Source/Drain-Bereiche 34 dotierte Polysiliziumschichten.
Gate-Spacer 32, die ein Isolationsmaterial wie etwa Siliziumnitrid enthalten, sind zwischen den stark dotierten Source/Drain-Bereichen 34 und der Gate-Struktur 25 ausgebildet. Vorzugsweise sind die Gate-Spacer 32 mit der gleichen Breite ausgebildet, wie die Source/Drain-Erstreckungsschichten 30.
Optional sind Metallsilizidschichten 36 zum Verringern von parasitären Widerständen auf den Oberflächen der stark dotierten Source/Drain-Bereichen 34 ausgebildet.
2A bis 2G sind Querschnittsansichten, die ein Verfahren zur Herstellung des MOS-Transistors in Übereinstimmung mit der in 1 gezeigten Ausführungsform darstellen.
Gemäß 2A wird ein Isolationsverfahren zum Teilen eines Halbleitersubstrats 10 in einen aktiven Bereich und einen Feldbereich ausgeführt. Als nächstes wird ein thermisches Oxidationsverfahren auf dem Substrat 10 ausgeführt, wodurch eine Gate-Oxidschicht 12 ausgebildet wird, die aus Siliziumoxid aufgebaut ist. Hierbei kann die Gate-Oxidschicht 12 alternativ auch aus Siliziumoxinitrid aufgebaut sein.
Eine Polysiliziumschicht 14 wird auf der Gate-Oxidschicht 12 abgeschieden und mit Störstellen vom n+-Typ unter Verwendung eines typischen Dotierverfahrens, z. B. POCL₃-Diffusion, Ionenimplantation oder In-Situ-Dotierung dotiert. Anschließend wird eine Metallsilizidschicht 16, wie etwa Wolframsilizid (Wsix), Titansilizid (TiSix), Tantalsilizid (TaSix) usw. auf der Polysiliziumschicht 14 abgeschieden.
Nach dem Abscheiden eines Siliziumnitrids auf der Metallsilizidschicht 16, um eine Gate-Abdeckschicht 20 auszubilden, werden diese Schichten durch ein photolithographisches Verfahren zum Ausbilden einer Gate-Struktur 25, die eine Gate-Oxidschicht 12, eine Gate-Elektrode 18 und die Gate-Abdeckschicht 20 enthält, gemustert.
Als nächstes wird ein Oxidationsverfahren ausgeführt, um so Siliziumbeschädigungen zu heilen, die durch das Ätzverfahren beim Mustern der Gate-Struktur verursacht worden sind, wodurch eine erste Isolationsschicht 22, die aus Siliziumoxid besteht, auf der Oberseite und den Seiten der Gate-Struktur 25 ausgebildet wird, um so die Gate-Struktur 25 zu bedecken.
Eine Siliziumnitridschicht wird auf der ersten Isolationsschicht 22 und dem Substrat 10 abgeschieden, welche anschließend zum Ausbilden von Opfer-Spacern 24 auf beiden Seiten der ersten Isolationsschicht zurück geätzt wird.
Gemäß 2B wird ein Oxidationsverfahren zum Oxidieren der Oberfläche des Substrats 10, dass durch die Opfer-Spacer 24 freigelegt wird, ausgeführt. Demgemäß werden zweite Isolationsschichten 26 auf dem Substrat 10 ausgebildet und sind somit von der ersten Isolationsschicht 22 beabstandet.
Gemäß 2C werden die Opfer-Spacer 24 durch ein Naßätzverfahren mit einer Selektivität bezüglich des Siliziumoxids selektiv entfernt. Hierbei verursacht das Ätzverfahren keine Beschädigung der Gate-Struktur 25, da die erste Isolationsschicht 22 aus Siliziumoxid besteht und die Gate-Struktur 25 schützend umgibt.
Gemäß 2D wird eine Störstelle vom n-Typ, wie etwa Phosphor (P) unter einem Neigungswinkel Ionen-implantiert, um leicht dotierte Source/Drain-Bereiche 28, die als LDD-Bereiche dienen, in die Oberfläche des Substrats 10 zwischen den zweiten Isolationsschichten 26 und der Gate-Struktur 25 auszubilden.
Gemäß 2E werden unter Verwendung eines selektiven epitaktischen Aufwachsverfahren, n-Typ dotierte Epitaxylschichten auf den leicht dotierten Source/Drain-Bereichen 28 aufgewachsen, um Source/Drain-Erstreckungsschichten 30 auszubilden. Vorzugsweise werden die Source/Drain-Erstreckungsschichten 30 so aufgewachsen, dass sie aus der Oberseite der zweiten Isolationsschichten 26 herausragen. Die Source/Drain-Erstreckungsschichten 30 werden von der Gate-Struktur 28 durch die erste Isolationsschicht 22 separiert.
Gemäß 2F wird eine Isolationsschicht, z. B. eine Siliziumnitridschicht, auf der gesamten Oberfläche des Substrats 10 einschließlich der Source/Drain-Erstreckungsschichten 30 abgeschieden. Als nächstes wird die Siliziumnitridschicht zum Ausbilden von Gate-Spacern 32 auf beiden Seiten der Gate-Struktur 25 zurückgeätzt. Vorzugsweise werden die Gate-Spacer 32 mit der gleichen Breite ausgebildet, wie die der Source/Drain-Erstreckungsschichten 30. Auf diese Art werden die Gate-Spacer 32 so ausgebildet, dass sie lediglich auf den Source/Drain-Erstreckungsschichten 30 verbleiben.
Gemäß 2G wird eine n+-dotierte Polysiliziumschicht auf den zweiten Isolationsschichten 26 abgeschieden und anschließend solange zurückgeätzt, bis die erste Isolationsschicht 22, die über der Gate-Struktur 25 angeordnet ist, freigelegt wird, wo durch stark dotierte Source/Drain-Bereiche 34 ausgebildet werden. Die stark dotierten Source/Drain-Bereiche 34 werden mit den leicht dotierten Source/Drain-Bereichen durch die Source/Drain-Erstreckungsschichten 30 verbunden, was die LDD-Struktur vervollständigt.
Als nächstes wird, falls erforderlich, ein Silizidverfahren zum Ausbilden von Metallsilizidschichten 36 auf den freigelegten Silizium-Bereichen, beispielsweise den stark dotierten Source/Drain-Bereichen 34, ausgeführt.
Gemäß der Ausführungsform der Erfindung, die in 1 dargestellt ist, wird ein Kanalbereich und die leicht dotierten Source/Drain-Bereiche 28 in den Oberflächenabschnitten des Halbleitersubstrats 10 ausgebildet, während die stark dotierten Source/Drain-Bereiche 34 auf dem Halbleitersubstrat 10 ausgebildet werden, wobei die zweiten Isolationsschichten 26 dazwischenliegen. Ähnlich der SOI-Struktur sind die zweiten Isolationsschichten 26 unter den stark dotierten Source/Drain-Bereichen 34 angeordnet, um den gleichen Betrieb durchzuführen, wie der des Bulk-Transistors. Daher wird der Kurzkanaleffekt unterdrückt und die Source/Drain-Übergangskapazität verringert, wodurch die Betriebsgeschwindigkeit der Vorrichtung gesteigert wird.
3 ist eine Querschnittsansicht eines MOS-Transistors in Übereinstimmung mit einer anderen Ausführungsform der Erfindung.
Gemäß 3 ist die vorliegende Ausführungsform ähnlich zu der in 1 dargestellten Ausführungsform, mit dem Unterschied, daß die stark dotierten Source/Drain-Bereiche 38 auf den zweiten Isolationsschichten 26 so ausgebildet sind, daß sie die Lücken zwischen der Gate-Struktur 25 und den zweiten Isolationsschichten 26 auffüllen.
Insbesondere wird nach dem Ausbilden der Gate-Struktur einschließlich einer Gate-Oxidschicht 12, einer Gate-Elektrode 18 und einer Gate-Abdeckschicht 20 auf einem Halbleitersubstrat 10 eine erste Isolationsschicht 22 auf der Oberseite und den Seiten der Gate-Struktur 25 ausgebildet.
Die zweiten Isolationsschichten 26, die von der ersten Isolationsschicht 22 beabstandet sind, sind auf dem Substrat 10 ausgebildet. Anschließend werden leicht dotierte Source/Drain-Bereiche 28 in den Oberflächenabschnitten des Halbleitersubstrats 10 zwischen der Gate-Struktur 25 und den zweiten Isolationsschichten 26 ausgebildet.
Als nächstes wird eine n+-dotierte Polysiliziumschicht auf der gesamten Oberfläche des Substrats einschließlich der leicht dotierten Source/Drain-Bereiche 28 abgeschieden. Die dotierte Polysiliziumschicht wird anschließend solange zurückgeätzt, bis die erste Isolationsschicht 22, die über der Gate-Struktur 25 angeordnet ist, freigelegt ist, wodurch die stark dotierten Source/Drain-Bereiche 38 ausgebildet werden, die die Lücken zwischen der Gate-Struktur 25 und den zweiten Isolationsschichten 26 auffüllen.
Ein Silizid-Verfahren wird zum Ausbilden von Metallsilizidschichten 36 auf den stark dotierten Source/Drain-Bereichen 38 ausgeführt. Als nächstes wird eine Siliziumnitridschicht auf der gesamten Oberfläche der resultierenden Struktur abgeschieden und anschließend zum Ausbilden von Gate-Spacern 32 auf beiden Seiten der Gate-Struktur 25 zurückgeätzt. Hierbei sind die Gate-Spacer über den stark dotierten Source/Drain-Bereich 38 ausgebildet.
4 ist eine Querschnittsansicht eines MOS-Transistors in Übereinstimmung mit einer weiteren anderen Ausführungsform der Erfindung. Diese Ausführungsform ist ähnlich zu der Ausführungsform 2, mit dem Unterschied, daß die stark dotierten Source/Drain-Bereiche 40 dotierte Epitaxieschichten sind.
Insbesondere sind ähnlich der in 3 dargestellten Ausführurungsform leicht dotierte Source/Drain-Bereiche 28 in den Oberflächenabschnitten des Halbleitersubstrats 10 zwischen den zweiten Isolationsschichten 26 und einer Gate-Struktur 25 unter Verwendung eines Ionenimplantationsverfahrens ausgebildet. Anschließend werden n+-dotierte Epitaxieschichten auf den leicht dotierten Source/Drain-Bereichen 28 unter Verwendung eines selektiven epitaktischen Aufwachsungsverfahrens aufgewachsen. Hierbei werden die n+-dotierten Epitaxieschichten so aufgewachsen, daß sie aus der Oberseite der zweiten Isolationsschichten 26 herausragen. Auf diese Weise werden die stark dotierten Source/Drain-Bereiche 40 auf den zweiten Isolationsschichten 26 derart ausgebildet, daß sie die Lücken zwischen den zweiten Isolationsschichten 26 und der Gate-Struktur 25 auffüllen.
S ist eine Querschnittsansicht von Speicherzellentransistoren in Übereinstimmung mit einer weiteren anderen Ausführungsform der vorliegenden Erfindung.
Gemäß 5 werden zwei Gate-Strukturen 75 auf einem Halbleitersubstrat derart ausgebildet, daß sie voneinander beabstandet sind. Jede der Gate-Strukturen enthält eine Gate-Isolationsschicht 52, eine Gate-Elektrode 58 und eine Gate-Abdeckschicht 60. Die Gate-Elektrode 58 wird in einer Polyzid-Struktur ausgebildet, in welcher eine Polysiliziumschicht 54 und eine Metallsilizidschicht 56 aufeinanderfolgend geschichtet sind. Falls erforderlich kann die Gate-Abdeckschicht 60 weggelassen werden. Bei der vorliegenden Ausführungsform ist die Gate-Abdeckschicht 60 aus Siliziumnitrid hergestellt.
Erste Isolationsschichten 62 sind auf der Oberseite und den Seiten jeder der Gate-Strukturen 75 ausgebildet (d.h., die Gate-Strukturen 75 sind von den ersten Isolationsschichten 62 bedeckt). Vorzugsweise werden die ersten Isolationsschichten 62 durch ein Oxidationsverfahren zum Ausheilen von Siliziumbeschädigungen, die durch ein Ätzverfahren zum Mustern der Gate-Strukturen 75 verursacht worden sind, ausgebildet.
Zweite Isolationsschichten 66 werden auf der Oberfläche des Substrats beabstandet von der ersten Isolationsschicht 62 ausgebildet. Vorzugsweise werden die zweiten Isolationsschichten 68 durch ein Oxidationsverfahren ausgebildet.
Leicht dotierte Source/Drain-Bereiche, d.h. LDD-Bereiche, werden in den Oberflächenabschnitten des Halbleitersubstrats 10 zwischen der Gate-Struktur 75 und den zweiten Isolationsschichten 62 ausgebildet.
Stark dotierte Source/Drain-Bereiche 70a und 70b werden auf den leicht dotierten Source/Drain-Bereichen 68 derart ausgebildet, daß sie die Lücken zwischen den zwei Isolationsschichten 62 und den Gate-Strukturen 75 auffüllen, und aus der Oberseite der zweiten Isolationsschichten 62 herausragen. Hierbei kann ein Bereich der stark dotierten Source/Drain-Bereiche 70a und 70b, vorzugsweise der Drain-Bereich 70b, derart ausgebildet sein, daß er mit den zweiten Isolationsschichten 66 zwischen den zwei Gate-Strukturen 75 verbunden ist. Auf diese Art und Weise wird ein Speicherzellenstruktur erzielt, in welcher zwei Gate-Elektroden 58 einen gemeinsamen Drain-Bereich 70b aufweisen.
Vorzugsweise besitzen die stark dotierten Source/Drain-Bereiche 70a und 70b n+-dotierte Epitaxieschichten, die durch ein selektives Epitaxieaufwachsen in einer ähnlichen Art und Weise wie bei der in 4 dargestellten Ausführungsform ausgebildet werden. Hierbei werden die n+-dotierten Epitaxieschichten derart Aufgewachsen, daß sie miteinander zwischen zwei Gate-Strukturen 75 in Kontakt stehen.
Gemäß den zuvor beschriebenen Ausführungsformen der Erfindung werden der Kanalbereich und die leicht dotierten Source/Drain-Bereiche (d.h. LDD-Bereiche) in der Oberfläche des Halbleitersubstrats ausgebildet, wohingegen die stark dotierten Source/Drain-Bereiche auf der Isolationsschicht ausgebildet werden, wodurch ein MOS-Transistor mit einer Struktur erzielt wird, die ähnlich der des SOI-Transistors ist, und der den gleichen Betrieb aufweist, wie der Transistor, der auf einem Bulk-Siliziumsubstrat ausgebildet ist. Auf diese Art und Weise wird der Kurzkanaleffekt unterdrückt und die Source/Drain-Übergangskapazität verringert, was zu einer Verbesserung bei der Betriebsgeschwindigkeit der Vorrichtung führt.
Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, ist es ersichtlich, daß die Erfindung nicht auf diese bevorzugten Ausführungsformen beschränkt ist, sondern zahlreiche Anderungen und Modifikationen vom Fachmann innerhalb des gedanklichen Grundkonzepts und des Umfangs der Erfindung, wie sie im folgenden beansprucht ist, vorgenommen werden können.

Claims

Halbleitervorrichtung aufweisend: ein Halbleitersubstrat; eine Gate-Struktur einschließlich einer Gate-Isolationsschicht und einer Gate-Elektrode, die aufeinanderfolgend auf dem Halbleitersubstrat ausgebildet sind; eine erste Isolationsschicht, die auf einer Oberseite und ersten und zweiten Seiten der Gate-Struktur ausgebildet ist; eine zweite Isolationsschicht, die auf dem Substrat und von der ersten Isolationsschicht beabstandet ausgebildet ist; ein leicht dotierter Source/Drain-Bereich, der in den Oberflächenabschnitten des Substrats zwischen der Gate-Struktur und der zweiten Isolationsschicht ausgebildet ist; eine Source/Drain-Erstreckungsschicht, die auf den leicht dotierten Source/Drain-Bereichen ausgebildet ist; und ein stark dotierter Source/Drain-Bereich, der auf der zweiten Isolationsschicht und in Kontakt mit der Source/Drain-Erstreckungsschicht ausgebildet ist.
Vorrichtung nach Anspruch 1, wobei die Source/Drain-Erstreckungsschicht eine dotierte Epitaxieschicht aufweist und der stark dotierte Source/Drain-Bereich eine dotierte Polysiliziumschicht aufweist.
Vorrichtung nach Anspruch 1, die ferner einen zwischen dem stark dotierten Source/Drain-Bereich und der Gate-Struktur aus einem Isolationsmaterial ausgebildeten Gate-Spacer aufweist.
Vorrichtung nach Anspruch 3, wobei der Gate-Spacer Siliziumnitrid aufweist.
Vorrichtung nach Anspruch 3, wobei der Gate-Spacer so ausgebildet ist, daß er die gleiche Breite wie die Source/Drain-Erstreckungsschicht aufweist.
Vorrichtung nach Anspruch 1, die ferner eine Metallsilizidschicht aufweist, die auf einer Oberfläche des stark dotierten Source/Drain-Bereichs ausgebildet ist.
Vorrichtung nach Anspruch 1, wobei die erste und zweite Isolationsschicht Siliziumoxid aufweist.
Vorrichtung nach Anspruch 1, wobei die Gate-Struktur ferner eine Gate-Abdeckschicht aufweist, die auf der Gate-Elektrode ausgebildet ist.
Vorrichtung nach Anspruch 8, wobei die Gate-Abdeckschicht Siliziumnitrid aufweist.
Halbleitervorrichtung aufweisend: ein Halbleitersubstrat; eine Gate-Struktur einschließlich einer Gate-Isolationsschicht und einer Gate-Elektrode, die aufeinanderfolgend auf dem Substrat ausgebildet sind; eine erste Isolationsschicht, die auf einer Oberseite und ersten und zweiten Seiten der Gate-Struktur ausgebildet ist; eine zweite Isolationsschicht, die auf dem Substrat und von der ersten Isolationsschicht beabstandet ausgebildet ist; ein leicht dotierter Source/Drain-Bereich, der in einer Oberfläche des Substrats zwischen der Gate-Struktur und der zweiten Isolationsschicht ausgebildet ist; und ein stark dotierter Source/Drain-Bereich, der auf der zweiten Isolationsschicht ausgebildet ist und eine Lücke zwischen der Gate-Struktur und der zweiten Isolationsschicht auffüllt.
Vorrichtung nach Anspruch 10, wobei der stark dotierte Source/Drain-Bereich eine dotierte Epitaxieschicht aufweist.
Vorrichtung nach Anspruch 10, wobei der stark dotierte Source/Drain-Bereich eine dotierte Polysiliziumschicht aufweist.
Halbleitervorrichtung aufweisend: ein Gate-Substrat; zwei Gate-Strukturen, die auf dem Halbleitersubstrat ausgebildet sind, wobei jede der Gate-Strukturen eine Gate-Isolationsschicht und eine Gate-Elektrode enthalten, die aufeinanderfolgend ausgebildet sind; eine erste Isolationsschicht, die auf einer Oberseite und ersten und zweiten Seiten bei jeder der zwei Gate-Strukturen ausgebildet ist; eine zweite Isolationsschicht, die auf dem Substrat und von der ersten Isolationsschicht beabstandet ausgebildet ist; ein leicht dotierter Source/Drain-Bereich, der in einem Oberflächenabschnitt des Substrats zwischen den zwei Gate-Strukturen und der zweiten Isolationsschicht ausgebildet ist; und ein stark dotierter Source/Drain-Bereich, der auf der zweiten Isolationsschicht ausgebildet ist und eine Lücke zwischen den zwei Gate-Strukturen und der zweiten Isolationsschicht auffüllt, sowie aus der Oberseite der zweiten Isolationsschicht herausragt, wobei der stark dotierte Source/Drain-Bereich zwischen zwei Gate-Elektroden ausgebildet ist und einen anderen stark dotierten Source/Drain-Bereich über die zweite Isolationsschicht kontaktiert.
Vorrichtung nach Anspruch 13, wobei der stark dotierte Source/Drain-Bereich eine dotierte Epitaxieschicht aufweist.
Verfahren zum Herstellen einer Halbleitervorrichtung aufweisend: Ausbilden einer Gate-Struktur, in welcher eine Gate-Isolationsschicht und eine Gate-Elektrode aufeinanderfolgend auf einem Halbleitersubstrat geschichtet sind; Ausbilden einer ersten Isolationsschicht auf einer Oberseite und ersten und zweiten Seiten der Gate-Struktur; Ausbilden einer zweiten Isolationsschicht auf dem Substrat und beabstandet von der ersten Isolationsschicht; Ionenimplantieren einer Störstelle in einem Oberflächenabschnitt des Substrats zwischen der Gate-Struktur und der zweiten Isolationsschicht, um einen leicht dotierten Source/Drain-Bereich auszubilden; Ausbilden einer Source/Drain-Erstreckungsschicht auf dem leicht dotierten Source/Drain-Bereich; und Ausbilden eines stark dotierten Source/Drain-Bereichs auf der zweiten Isolationsschicht und in Kontakt mit der Source/Drain-Erstreckungsschicht.
Verfahren nach Anspruch 15, wobei die Source/Drain-Erstreckungsschicht eine dotierte Epitaxieschicht aufweist, die durch ein selektives epitaktisches Aufwachsverfahren ausgebildet worden ist.
Verfahren nach Anspruch 16, wobei ein Ausbilden eines stark dotierten Source/Drain-Bereichs ein Abscheiden einer dotierten Polysiliziumschicht aufweist.
Verfahren nach Anspruch 15, wobei ein Ausbilden der zweiten Isolationsschicht aufweist: Ausbilden eines Opfer-Spacers auf einer ersten und einer zweiten Seite der ersten Isolationsschicht; Durchführen eines Oxidationsverfahrens, um die zweite Isolationsschicht auf dem Substrat auszubilden, die durch den Opfer-Spacer freigegeben wird; und Entfernen des Opfer-Spacers.
Verfahren nach Anspruch 18, wobei der Opfer-Spacer Siliziumnitrid aufweist.
Verfahren nach Anspruch 15, das ferner ein Ausbilden eines Gate-Spacers aus einem Isolationsmaterial auf beiden Seitenwänden der Gate-Struktur vor einem Ausbilden des stark dotierten Source/Drain-Bereichs aufweist.
Verfahren nach Anspruch 20, wobei der Gate-Spacer Siliziumnitrid aufweist.
Verfahren nach Anspruch 20, wobei der Gate-Spacer so ausgebildet wird, daß er die gleiche Breite wie die Source/Drain-Erstreckungsschicht aufweist.
Verfahren nach Anspruch 15, wobei die erste und zweite Isolationsschicht Siliziumoxid aufweisen.
Verfahren nach Anspruch 15, wobei die Gate-Struktur ferner eine Gate-Abdeckschicht enthält, die auf der Gate-Elektrode ausgebildet wird.
Verfahren nach Anspruch 24, wobei die Gate-Abdeckschicht Siliziumnitrid aufweist.
Verfahren nach Anspruch 15, das ferner ein Ausbilden einer Metallsilizidschicht auf einer Oberfläche des stark dotierten Source/Drain-Bereichs nach einem Ausbilden des stark dotierten Source/Drain-Bereichs aufweist.
Verfahren zum Herstellen einer Halbleitervorrichtung aufweisend: Ausbilden einer Gate-Struktur, in welcher eine Gate-Isolationsschicht und eine Gate-Elektrode aufeinanderfolgend auf ein Halbleitersubstrat geschichtet werden; Ausbilden einer ersten Isolationsschicht auf einer Oberseite und ersten und zweiten Seiten der Gate-Struktur; Ausbilden einer zweiten Isolationsschicht auf dem Substrat und beabstandet von der ersten Isolationsschicht; Ionenimplantieren einer Störstelle in einem Oberflächenabschnitt des Substrats zwischen der Gate-Struktur und der zweiten Isolationsschicht, um einen leicht dotierten Source/Drain-Bereich auszubilden; und Ausbilden eines stark dotierten Source/Drain-Bereichs auf der zweiten Isolationsschicht, der eine Lücke zwischen der Gate-Struktur und der zweiten Isolationsschicht auffüllt.
Verfahren nach Anspruch 27, wobei der stark dotierte Source/Drain-Bereich eine dotierte Epitaxieschicht aufweist.
Verfahren nach Anspruch 27, wobei der stark dotierte Source/Drain-Bereich eine dotierte Polysiliziumschicht aufweist.