KR20010076661A - Semiconductor device and method for fabricating thereof - Google Patents
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Abstract
Description
본발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 서브트레시홀드(subthreshold) 전류 곡선의 험프(hump)를 없애기 위한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a method for manufacturing a semiconductor device for removing a hump of a subthreshold current curve.
도1은 종래 N-채널 모스페트(MOSFET; metal oxide semiconductor field effect transistor)의 개략적인 레이아웃을 도시하고 있다.1 shows a schematic layout of a conventional N-channel metal oxide semiconductor field effect transistor (MOSFET).
즉 반도체 기판(10)은 트랜지스터를 형성하기 위한 액티브 영역(11)과, 각 트랜지스터간을 전기적으로 분리하는 영역인 격리영역(12)으로 구분되어 있다. 상기 격리영역은 종래에는 국부산화법(LOCOS; local oxidation of silicon)에 의해 형성한 필드산화막이 주로 이용되었으나, 근래에는 반도체 소자의 집적도 향상에 유리한 트렌치격리법(STI; shallow trench isolation)이 이용되고 있다. 상기 액티브 영역(11)을 중앙을 가로 지르는 게이트 전극(13)이 형성되어 있고, 상기 게이트 전극(13)의 양측의 액티브 영역(11)에 각각 소스(14) 및 드레인(15)이 형성되어 있다. 상기 도1에 도시한 트랜지스트는 n-채널 트랜지스터이므로 반도체 기판(10)은 P형 불순물 즉 붕소(B)가 도핑되어 있는 P형 기판이고, 소스(14) 및 드레인(15)은 n형 불순물 즉 인(P) 또는 비소(As)이 도핑되어 있다.In other words, the semiconductor substrate 10 is divided into an active region 11 for forming a transistor and an isolation region 12, which is an region for electrically separating each transistor. Conventionally, a field oxide film formed by local oxidation of silicon (LOCOS) has been mainly used as the isolation region, but recently, a trench isolation method (STI), which is advantageous for improving the integration of semiconductor devices, has been used. . A gate electrode 13 is formed to cross the center of the active region 11, and a source 14 and a drain 15 are formed in the active regions 11 on both sides of the gate electrode 13, respectively. . Since the transistor shown in FIG. 1 is an n-channel transistor, the semiconductor substrate 10 is a P-type substrate doped with P-type impurities, that is, boron (B), and the source 14 and the drain 15 are n-type impurities. That is, phosphorus (P) or arsenic (As) is doped.
그런데, 트렌치격리구조를 이용하여 제조한 n-채널 트렌지스터에서는, 서브 트레시홀드 전류영역에서 험프가 발생한다는 문제점들이 지적되어 왔다. 일반적으로, 채널 영역의 끝 부분 즉 트렌치의 측벽 근방에서 전계의 집중이 일어나기 때문에, 그 부분의 문턱전압이 채널 중앙부에 비해 낮고 그로인하여 채널 끝 부분에서 서브스레시홀드 전류에 의한 전류 누류가 흐른다. 도1에서, n-채널 트랜지스터의 서브트레시홀드 누설전류가 발생하는 영역(A)을 점선으로 표시하였다.However, in the n-channel transistor manufactured by using the trench isolation structure, problems have been pointed out that humps occur in the sub-threshold current region. In general, since the concentration of the electric field occurs near the end of the channel region, that is, near the sidewall of the trench, the threshold voltage of the portion is lower than that of the center of the channel, so that current leakage due to the subthreshold current flows at the end of the channel. In FIG. 1, the region A where the sub-threshold leakage current of the n-channel transistor is generated is indicated by a dotted line.
그와 같은 문제점을 해결하기 위해, 종래 채널 끝 근방 및 트렌치 측벽에 불순물(예를들면 붕소)의 농도를 높이는 방법이 채택되어 왔다. 즉, 트렌치의 측벽에 붕소이온을 주입함으로써, 채널 끝부분의 문턱전압을 채널 중앙부에 비해 상대적으로 문턱전압이 높아지도록 함으로써, 서브트레시홀드 전류 곡선에서 험프 발생을 방지할 수 있다. 그러나 그와 같은 방법은, 일반적으로 반도체 소자의 성능을 떨어뜨리는 것으로 알려져 있다.In order to solve such a problem, a method of increasing the concentration of impurities (for example, boron) near the channel end and in the trench sidewalls has been conventionally adopted. That is, by injecting boron ions into the sidewall of the trench, the threshold voltage of the channel end portion is increased relative to the center portion of the channel, thereby preventing the generation of humps in the sub-threshold current curve. However, such a method is generally known to degrade the performance of a semiconductor element.
따라서 본 발명은 그와 같은 문제점을 해결하기 위하여 안출된 것으로, 채널 끝 부분의 문턱전압과 중앙부쪽의 문턱전압을 거의 같게 만들어 주기 위해, 게이트 전극의 불순물 농도가 부분적으로 다르도록 형성한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve such a problem, and in order to make the threshold voltage at the channel end portion and the threshold voltage at the center portion almost the same, the semiconductor device is formed so that the impurity concentration of the gate electrode is partially different; Its purpose is to provide its manufacturing method.
본 발명은 게이트 전극중 채널 끝 부분의 상방에 위치하는 부분의 불순물 도핑 농도를 채널 중앙부 보다 낮게 형성하도록 하여, 채널 끝 부위에서의 문턱전압 낮아짐을 방지하도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor device and a method of manufacturing the same, wherein the impurity doping concentration of a portion of the gate electrode positioned above the channel end portion is lower than the center portion of the gate electrode to prevent the threshold voltage from decreasing at the channel end portion. There is a purpose.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 격리영역과 액티브 영역으로 구분되어 있는 반도체 기판과; 상기 반도체 기판의 액티브 영역 상면에 형성된 게이트 산화막과; 상기 액티브 영역 위의 상기 게이트 산화막 상면에 형성되고, 제1 부분과 제2 부분으로 구성되고, 상기 제1 부분의 불순물 농도는 상기 제2 부분의 불순물 농도에 비해 상대적으로 농도가 낮게 형성된 게이트 전극과; 상기 게이트 전극 하방의 상기 액티브 영역에 형성된 채널과; 상기 게이트 전극 양측의 상기 액티브 영역에 각각 형성된 소스 및 드레인을 포함하여 구성되고, 상기 게이트전극의 제1부분은 채널의 끝 근방에 형성되고, 상기 제2부분은 채널의 중앙부에 형성된다.A semiconductor device of the present invention for achieving the above object comprises a semiconductor substrate divided into an isolation region and an active region; A gate oxide film formed on an upper surface of an active region of the semiconductor substrate; A gate electrode formed on an upper surface of the gate oxide layer on the active region, the gate electrode having a first portion and a second portion, and the impurity concentration of the first portion being lower than that of the second portion; ; A channel formed in the active region under the gate electrode; And a source and a drain respectively formed in the active regions on both sides of the gate electrode, wherein the first portion of the gate electrode is formed near the end of the channel, and the second portion is formed in the center of the channel.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판을 격리영역과 액티브 영역으로 구분하는 공정과; 상기 액티브 영역의 반도체 기판 상면에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막 위에, 불순물의 농도가 서로 다른 제1 부분과 제2 부분을 갖는 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측 액티브 영역에 불순물을 주입하여 소스 및 드레인을 형성하는 공정을 포함하고, 상기 게이트 전극의 제1부분은 채널의 끝에 형성되고 상기 제2부분은 채널의 중앙부에 형성된다.In addition, the semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of: separating the semiconductor substrate into an isolation region and an active region; Forming a gate oxide film on an upper surface of the semiconductor substrate in the active region; Forming a gate electrode having a first portion and a second portion having different impurity concentrations on the gate oxide layer, and forming a source and a drain by injecting impurities into both active regions of the gate electrode; The first portion of the gate electrode is formed at the end of the channel and the second portion is formed at the center of the channel.
상기와 같은 본 발명의 목적을 달성하기 위한 반도체 소자의 제조방법은, 상기 게이트 전극을 형성하는 공정이, 게이트 산화막 위에 폴리실리콘막을 형성하는 공정과, 상기 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 제1부분의 상면에 이온주입마스크를 형성하는 공정과, 상기 게이트 전극의 제2부분에 불순물 이온을 주입하는 공정을 포함한다.The method of manufacturing a semiconductor device for achieving the object of the present invention as described above, the step of forming the gate electrode, the step of forming a polysilicon film on the gate oxide film, and the step of patterning the polysilicon film to form a gate electrode And forming an ion implantation mask on an upper surface of the first portion of the gate electrode, and implanting impurity ions into the second portion of the gate electrode.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체 소자의 제조방법은, 상기 게이트 전극을 형성하는 공정이, 게이트 산화막 위에 제1 도전형의 불순물이 도핑된 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 제2 부분의 상면에 이온주입마스크를 형성하는 공정과, 상기 게이트 전극의 제1 부분에, 상기 제1 도전형과 반대되는 제2 도전형의 불순물을 도핑하는 공정과, 상기 반도체 기판을 어닐링하는 공정을 포함한다.The method of manufacturing a semiconductor device according to the present invention for achieving the above object, the step of forming the gate electrode, the step of forming a conductive film doped with impurities of the first conductivity type on the gate oxide film, and the conductive film Forming a gate electrode by patterning, forming an ion implantation mask on an upper surface of the second portion of the gate electrode, and forming a gate electrode on the first portion of the gate electrode, as opposed to the first conductivity type And a step of annealing the semiconductor substrate.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 상기 게이트 전극을 형성하는 공정이, 게이트 산화막 위에 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 제1 부분에 질소 이온을 주입하는 공정과, 상기 게이트 전체에 n형 또는 p형 불순물을 주입하는 공정과, 상기 반도체 기판을 어닐링함으로써 결과적으로, 상기 게이트 전극의 제1 부분에는 불순물이 제1의 농도로 도핑되고, 상기 게이트 전극의 제2 부분에는 불순물이 상기 제1의 농도에 비해 상대적으로 높은 농도로 도핑되도록 하는 공정을 포함한다.The semiconductor device manufacturing method according to the present invention for achieving the above object comprises the steps of forming a conductive film on the gate oxide film, the step of forming a gate electrode by patterning the conductive film and Implanting nitrogen ions into the first portion of the gate electrode, implanting n-type or p-type impurities into the entire gate, and annealing the semiconductor substrate, resulting in the first portion of the gate electrode. The impurity is doped to a first concentration, and the second portion of the gate electrode includes a step of causing the impurity to be doped at a relatively higher concentration than the first concentration.
도1은 종래 반도체 소자의 평면도이다.1 is a plan view of a conventional semiconductor device.
도2는 본 발명에 따른 반도체 소자의 평면도이다.2 is a plan view of a semiconductor device according to the present invention.
도3은 도2의 III-III선에 따른 종단면도이다.3 is a longitudinal sectional view taken along the line III-III of FIG.
도4a 내지 도4e는 본 발명의 제1 실시례에 따른 반도체 소자의 제조 공정 순서를 나타내는 단면도들이다.4A to 4E are cross-sectional views illustrating a manufacturing process sequence of a semiconductor device according to a first exemplary embodiment of the present invention.
도5a 내지 도5e는 본 발명의 제2 실시례에 따른 반도체 소자의 제조 공정 순서를 나타내는 단면도들이다.5A to 5E are cross-sectional views illustrating a fabrication process sequence of a semiconductor device in accordance with a second embodiment of the present invention.
도6a 내지 도6f는 본 발명의 제3 실시례에 따른 반도체 소자의 제조 공정 순서를 나타내는 단면도들이다.6A through 6F are cross-sectional views illustrating a manufacturing process sequence of a semiconductor device according to a third exemplary embodiment of the present invention.
<< 도면부호에 대한 간단한 설명 >><< Brief Description of Drawings >>
10 : 반도체 기판 11 : 액티브 영역10 semiconductor substrate 11 active region
12 : 격리영역 13 : 게이트 전극12: isolation region 13: gate electrode
14 : 소스 15 : 드레인14 source 15 drain
20 : 반도체 기판 21 : 액티브 영역20 semiconductor substrate 21 active region
22 : 격리영역 23 : 게이트 전극22: isolation region 23: gate electrode
23a : 게이트 전극의 제1부분23a: first portion of the gate electrode
23b : 게이트 전극의 제2 부분23b: second portion of the gate electrode
24 : 소스 25 : 드레인24: source 25: drain
26 : 채널26: channel
100 : 반도체 기판100: semiconductor substrate
100a : 격리영역 100b : 액티브 영역100a: isolation region 100b: active region
101 : 트렌치 102 : 절연물101: trench 102: insulator
103 : 게이트 산화막 104 : 게이트 전극103 gate oxide film 104 gate electrode
104a : 게이트전극의 제1부분 104b : 게이트전극의 제2부분104a: first portion of gate electrode 104b: second portion of gate electrode
105 : 채널 106 : 이온주입마스크105: channel 106: ion implantation mask
200 : 반도체 기판200: semiconductor substrate
200a : 격리영역 200b : 액티브 영역200a: isolation region 200b: active region
201 : 트렌치 202 : 절연물201: trench 202: insulator
203 : 게이트 산화막 204 : 게이트 전극203: gate oxide film 204: gate electrode
204a : 게이트전극의 제1부분 204b : 게이트전극의 제2부분204a: first portion of gate electrode 204b: second portion of gate electrode
205 : 채널 206 : 이온주입마스크205 channel 206 ion implantation mask
300 : 반도체 기판300: semiconductor substrate
300a : 격리영역 300b : 액티브 영역300a: isolation region 300b: active region
301 : 트렌치 302 : 절연물301: trench 302: insulator
303 : 게이트 산화막 304 : 게이트 전극303: gate oxide film 304: gate electrode
304a : 게이트전극의 제1부분 304b : 게이트전극의 제2부분304a: first portion of gate electrode 304b: second portion of gate electrode
305 : 채널 306 : 이온주입마스크305 channel 306 ion implantation mask
본발명에 따른 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
도2는 본 발명에 따른 반도체 소자의 레이아웃도이다. 도3은 도2의 III-III선에 따른 종단면도이다. 도2 및 도3을 참조하여 본발명에 따른 반도체 소자의 구조를 설명하면 다음과 같다.2 is a layout diagram of a semiconductor device according to the present invention. 3 is a longitudinal sectional view taken along the line III-III of FIG. The structure of the semiconductor device according to the present invention will be described with reference to FIGS. 2 and 3 as follows.
반도체 기판(20)은 반도체 소자가 제조될 영역인 액티브 영역(21)과, 상기 액티브 영역들간을 전기적으로 격리하기 위한 격리영역(22)으로 구분되어 있다. 상기 격리영역(22)은 반도체 기판(20)내에 트렌치를 형성하고, 상기 트렌치에 실리콘 산화막과 같은 절연막을 채워서 형성한다. 상기 액티브 영역(21)의 중앙부를 가로지르도록 게이트 전극(23)이 형성되어 있고, 상기 게이트 전극(23) 양측의 상기 액티브 영역(21)내에 소스(24) 및 드레인(25)이 각각 형성되어 있다.The semiconductor substrate 20 is divided into an active region 21, which is a region where a semiconductor device is to be manufactured, and an isolation region 22 for electrically isolating the active regions. The isolation region 22 is formed by forming a trench in the semiconductor substrate 20 and filling an insulating film such as a silicon oxide film in the trench. A gate electrode 23 is formed to cross the central portion of the active region 21, and a source 24 and a drain 25 are formed in the active region 21 on both sides of the gate electrode 23, respectively. have.
상기 게이트 전극(23)중 액티브 영역(21)과 격리영역(22)이 접하는 부분 즉 채널(26)의 끝부분의 상방에 위치한 게이트 전극의 제1 부분(23a)의 불순물 농도와 채널(26)의 중앙부 상방에 위치한 게이트 전극의 제2 부분(23b)의 불순물의 농도는 서로 다르다. 즉 게이트 전극(23)의 제1부분(23a)의 불순물 농도가 제2 부분(23b)의 불순물 농도에 비해 상대적으로 낮게 형성되어 있다.The impurity concentration and the channel 26 of the first portion 23a of the gate electrode 23 located above the end of the channel 26, that is, the portion where the active region 21 and the isolation region 22 contact each other. Concentrations of impurities in the second portion 23b of the gate electrode located above the central portion of are different from each other. That is, the impurity concentration of the first portion 23a of the gate electrode 23 is formed relatively lower than that of the second portion 23b.
본 발명의 동작원리는 다음과 같다. 일반적으로 불순물의 농도가 높은 영역에 전계가 집중되기 쉽고, 불순물의 농도가 낮은 영역에서는 전계가 완만한 경향이 있다. 따라서, 본 발명은, 전계의 집중이 일어나기 쉽기 때문에 문턱전압이 낮아지는 경향이 있는 채널 끝 부근 상방의 게이트 전극의 불순물 농도를 채널 중앙부상방의 게이트 전극의 불순물 농도에 비해 낮게 형성함으로써, 채널 끝 부근에서의 전계 집중을 완화하도록 하였다. 결과적으로, 채널 끝 부분에서의 실효 문턱 전압과 중앙부에서의 실효 문턱전압이 거의 비슷해지는 효과가 있었다.The operation principle of the present invention is as follows. In general, the electric field tends to be concentrated in a region where the concentration of impurities is high, and the field tends to be gentle in the region where the concentration of impurities is low. Therefore, in the present invention, since the concentration of the electric field is likely to occur, the impurity concentration of the gate electrode near the end of the channel, which tends to lower the threshold voltage, is lower than the impurity concentration of the gate electrode above the center of the channel. To reduce the field concentration in Ess. As a result, the effective threshold voltage at the channel end portion and the effective threshold voltage at the center portion were almost similar.
본 발명에 따른 반도체 소자는 채널 중앙부와 채널 끝부분의 실효 문턱전압이 거의 같기 때문에 험프가 없는 평평한 서브트레시홀드 전류 곡선(planar sub-threshold current slope)을 얻을 수 있다.In the semiconductor device according to the present invention, since the effective threshold voltages of the channel center portion and the channel end portion are substantially the same, a flat sub-threshold current slope without a hump can be obtained.
상기 도2의 반도체 소자를 제조하는 방법의 일실시례를 도4a 내지 도4e를 참조하여 설명하면 다음과 같다.An embodiment of the method of manufacturing the semiconductor device of FIG. 2 will be described with reference to FIGS. 4A to 4E as follows.
도4a 내지 도4e는 도2의 III-III선에 따른 종단면을 반도체 소자의 제조공정의 순서에 따라 도시한 것이다.4A to 4E illustrate longitudinal sections along the line III-III of FIG. 2 in the order of manufacturing steps of the semiconductor device.
먼저 도4a에 도시한 바와 같이, 반도체 기판(100)의 소정부위에 트렌치(101)를 형성한다.First, as shown in FIG. 4A, a trench 101 is formed in a predetermined portion of the semiconductor substrate 100.
다음으로, 도4b에 도시한 바와 같이, 상기 트렌치(101)내에 이산화실리콘막과 같은 절연물(102)을 채워, 격리영역(100a)을 형성한다. 상기 격리영역(100a) 이외의 영역은 액티브 영역(100b)이다.Next, as shown in Fig. 4B, an insulating material 102 such as a silicon dioxide film is filled in the trench 101 to form an isolation region 100a. Areas other than the isolation area 100a are active areas 100b.
반도체 기판(100)을 격리영역(100a)과 액티브 영역(100b)으로 분리한 다음, 도4c에 도시한 바와 같이, 상기 액티브 영역(100b) 및 격리영역(100a) 전체의 상면에 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103)위에 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 불순물 농도를 제1의 농도로 하고, 상기 제1의 농도는 "0"에 가까운 것이 바람직하다.After separating the semiconductor substrate 100 into the isolation region 100a and the active region 100b, as shown in FIG. 4C, the gate oxide layer 103 is formed on the entire surface of the active region 100b and the isolation region 100a. ), And a polysilicon film is formed on the gate oxide film 103. It is preferable that the impurity concentration of the polysilicon film is a first concentration, and the first concentration is close to " 0 ".
다음으로, 상기 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴 즉 게이트 전극(104)을 형성한다.Next, the polysilicon film is patterned to form a polysilicon film pattern, that is, the gate electrode 104.
다음으로, 도4d에 도시한 바와 같이, 상기 게이트 전극(104)중, 채널(105)(게이트 전극 하방의 반도체 기판 표면에 형성됨)의 끝부분 근방 즉 격리영역(100a)과 액티브 영역(100b)의 경계부 상방의 상기 게이트 전극(104)의 상면에 이온주입마스크(105)를 형성한다. 상기 이온주입 마스크(106)로 덮인 부분을 게이트 전극(104)의 제1부분(104a)이라 하고 나머지 부분 즉 채널의 중앙부 상방의 게이트 전극(104)을 게이트전극(104)의 제2부분(104b)이라 한다.Next, as shown in FIG. 4D, near the end of the channel 105 (formed on the surface of the semiconductor substrate below the gate electrode), that is, the isolation region 100a and the active region 100b. An ion implantation mask 105 is formed on the upper surface of the gate electrode 104 above the boundary portion of the gate electrode 104. The portion covered with the ion implantation mask 106 is referred to as the first portion 104a of the gate electrode 104 and the remaining portion, that is, the gate electrode 104 above the center portion of the channel, is referred to as the second portion 104b of the gate electrode 104. It is called).
다음으로, 도4e에 도시한 바와 같이, 상기 이온주입 마스크(106)를 이용하여 상기 게이트 전극(104)에 n형 또는 p형 불순물 이온을 1 x 1015atomes/㎠의 도즈로주입한다. 그리하여, 이온 주입 마스크(106)으로 덮이지 않은 부분의 상기 게이트 전극(104)의 불순물 농도를 제2 농도라 하며, 상기 제2의 농도는 상기 제1의 농도에 비해 상대적으로 매우 높다.Next, as shown in FIG. 4E, n-type or p-type impurity ions are implanted into the gate electrode 104 at a dose of 1 × 10 15 atomes / cm 2 using the ion implantation mask 106. Thus, the impurity concentration of the gate electrode 104 in the portion not covered by the ion implantation mask 106 is referred to as a second concentration, and the second concentration is relatively high compared to the first concentration.
따라서, 채널 끝부분에 형성되어 있는 게이트 전극(104)의 제1 부분(104a)은 제1의 농도 즉 상대적으로 낮은 농도로 불순물이 도핑되고, 채널 중앙부에 형성된 게이트 전극의 제2부분(104b)는 제2의 농도 즉 제1 농도에 비해 상대적으로 높은 농도로 불순물이 도핑된다.Therefore, the first portion 104a of the gate electrode 104 formed at the end of the channel is doped with impurities at a first concentration, that is, a relatively low concentration, and the second portion 104b of the gate electrode formed at the center of the channel is formed. The dopant is doped to a second concentration, that is, a concentration relatively higher than the first concentration.
다음으로, 도면에 도시되지는 않았으나, 게이트 전극(104)의 양측의 액티브 영역(100b)내에 불순물 이온을 주입하여 소스 및 드레인을 형성하여 본 발명에 따른 반도체 소자의 제조를 완료한다.Next, although not shown in the drawing, impurity ions are implanted into the active regions 100b on both sides of the gate electrode 104 to form a source and a drain to complete the manufacture of the semiconductor device according to the present invention.
다음으로, 본발명의 제2실시례에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described.
도5a 내지 도5e는 도2의 III-III선에 따른 종단면을 반도체 소자의 제조공정의 순서에 따라 도시한 것이다.5A through 5E show longitudinal sections along the line III-III of FIG. 2 in the order of manufacturing steps of the semiconductor device.
먼저 도5a에 도시한 바와 같이, 반도체 기판(200)의 소정부위에 트렌치(201)를 형성한 다음, 상기 트렌치(201)내에 절연물(202)을 채워 격리영역(200a)을 형성함으로써 반도체 기판(200)을 격리영역(200a)과 액티브 영역(200b)으로 분리한다.First, as shown in FIG. 5A, the trench 201 is formed in a predetermined portion of the semiconductor substrate 200, and then the isolation region 200a is formed by filling the insulator 202 in the trench 201 to form the semiconductor substrate ( 200 is separated into an isolation region 200a and an active region 200b.
다음으로, 도5b에 도시한 바와 같이, 상기 반도체 기판(200) 상면 전체에 게이트산화막(203)을 형성하고, 상기 게이트 산화막(203)의 상면에 도전막을 순차 형성한다. 상기 도전막은 제1의 농도로 n형 또는 p형의 불순물이 도핑된 폴리실리콘인 것이 바람직하다. 상기 폴리실리콘의 도핑은 인시튜 도핑법과 이온주입법이 있다. 인시튜 도핑법은, 폴리실리콘 증착 공정시, 공정챔버 내에 불순물 넣어 증착과 동시에 도핑이 이루어지도록 하는 공정이다. 이온주입법은, 먼저 불순물이 도핑되지 않은 폴리실리콘을 증착한 후, 상기 폴리실리콘내에 불순물을 이온주입하는 방법이다. 여기서 불순물 이온 주입시 불순물 주입량은 1 x 1015atoms/㎠ 정도로 하는 것이 바람직하다.Next, as shown in FIG. 5B, a gate oxide film 203 is formed over the entire upper surface of the semiconductor substrate 200, and a conductive film is sequentially formed on the upper surface of the gate oxide film 203. Preferably, the conductive film is polysilicon doped with n-type or p-type impurities at a first concentration. The doping of the polysilicon includes an in-situ doping method and an ion implantation method. In-situ doping method is a process in which a doping is performed at the same time as the impurity is deposited in the process chamber during the polysilicon deposition process. The ion implantation method is a method of first depositing polysilicon that is not doped with impurities and then ion implanting impurities into the polysilicon. The impurity implantation amount at the time of impurity ion implantation is preferably about 1 x 10 15 atoms / cm 2.
다음으로, 상기 도전막을 패터닝하여 게이트 전극(204)을 형성한다.Next, the conductive film is patterned to form a gate electrode 204.
다음으로, 도5c에 도시된 바와 같이, 게이트 전극(204)의 제1부분(204a)(채널(205)의 끝부분 근방의 상방에 형성된 부분을 가리킴)의 상면만을 노출하도록 게이트 전극(204)의 제2부분(204b)의 상면에 이온주입마스크(206)를 형성한다. 여기서 게이트 전극의 제2부분(204b)이란 상기 제1부분(204a)의 나머지 부분을 말하며 특히 채널(205)의 중앙부 상방에 형성된 부분의 게이트 전극(204)을 가리킨다.Next, as shown in FIG. 5C, the gate electrode 204 is exposed so as to expose only the top surface of the first portion 204a of the gate electrode 204 (pointing to a portion formed near the end of the channel 205). An ion implantation mask 206 is formed on the upper surface of the second portion 204b. Here, the second portion 204b of the gate electrode refers to the remaining portion of the first portion 204a, and particularly refers to the gate electrode 204 of the portion formed above the center portion of the channel 205.
다음으로, 도5d에 도시한 바와 같이, 상기 이온주입마스크(205)를 이용하여, 상기 게이트 전극(204)의 제1부분(204a)에 상기 도5b의 공정의 도전막 도핑시에 사용했던 불순물의 도전형과 반대되는 도전형의 불순물로 반대형의 불순물 이온으로 이온주입을 한다. 즉, 도5b의 도전막 형성시에 주입했던 불순물의 도전형이 n형이면, 도5d의 공정에서는 p형의 불순물을, 만약 도5b의 도전막 형성시에 주입했던 불순물의 도전형이 p형 이면 도5d의 공정에서는 n형의 불순물을 주입한다. 이때의 불순물 이온의 주입량 역시 1 x 1015atomes/㎠인 것이 바람직하다.Next, as shown in FIG. 5D, the first portion 204a of the gate electrode 204 is used to dope the conductive film in the process of FIG. 5B using the ion implantation mask 205. The ion is implanted with an impurity ion of the opposite type as an impurity of a conductivity type opposite to the conductivity type of. That is, if the conductivity type of the impurity implanted at the time of forming the conductive film of FIG. 5B is n-type, the p-type impurity is implanted at the process of FIG. 5D, and if the conductivity type of the impurity implanted at the time of forming the conductive film of FIG. 5B is p-type, In the process shown in Fig. 5D, n-type impurities are implanted. The implantation amount of impurity ions at this time is also preferably 1 x 10 15 atomses / ㎠.
다음으로, 상기 도5d의 구조를 어닐링하면, 도5e에 도시한 바와 같이, 상기 게이트 전극(204)은, 게이트 전극의 제2부분(204b)에서는 불순물의 제1의 농도가 그대로 유지되고, 게이트 전극의 제1부분(204a)에서는 반대 도핑(counter doping) 으로 인하여, 서로 반대되는 도전형의 불순물 들이 결합하게 되므로, 실제 전류의 흐름에 기여할 수 있는 불순물의 농도는 제2의 농도로 낮아지게 된다.Next, when the structure of FIG. 5D is annealed, as shown in FIG. 5E, the gate electrode 204 maintains the first concentration of impurities in the second portion 204b of the gate electrode as it is. In the first part 204a of the electrode, due to counter doping, impurities of opposite conductivity types are combined, so that the concentration of impurities that may contribute to the actual current flow is lowered to the second concentration. .
결과적으로, 게이트 전극(204)의 제1부분(204a)의 농도는 제2부분(204b)의 농도에 비해 상대적으로 낮게 형성된다.As a result, the concentration of the first portion 204a of the gate electrode 204 is formed relatively lower than that of the second portion 204b.
다음으로, 도면에 도시되지는 않았으나, 액티브 영역내에 n형 또는 p형의 원하는 불순물을 주입하여 소스/드레인을 형성함으로써 본 발명의 반도체 소자의 제조를 완료한다.Next, although not shown in the drawings, the semiconductor device of the present invention is completed by forming a source / drain by implanting n-type or p-type desired impurities into the active region.
다음으로, 본 발명의 제3실시례에 따른 반도체 소자의 제조방법을 도6a 내지 도6d를 참조하여 설명하면 다음과 같다.Next, a method of manufacturing a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. 6A to 6D.
6a 내지 도6f는 도2의 III-III선에 따른 종단면을 반도체 소자의 제조공정의 순서에 따라 도시한 것이다.6A through 6F illustrate longitudinal sections along the line III-III of FIG. 2 in the order of manufacturing steps of the semiconductor device.
먼저 도6a에 도시한 바와 같이, 반도체 기판(300)의 소정부위에 트렌치(301)를 형성한 다음, 상기 트렌치(301)내에 절연물(302)을 채워 격리영역(200a)을 형성함으로써 반도체 기판(300)을 격리영역(300a)과 액티브 영역(300b)으로 분리한다.First, as shown in FIG. 6A, the trench 301 is formed in a predetermined portion of the semiconductor substrate 300, and then the isolation region 200a is formed by filling the insulator 302 in the trench 301 to form the semiconductor substrate ( 300 is separated into an isolation region 300a and an active region 300b.
다음으로, 도6b에 도시한 바와 같이, 상기 반도체 기판(300) 상면 전체에 게이트산화막(303)을 형성하고, 상기 게이트 산화막(303)의 상면에 도전막을 순차 형성한다. 상기 도전막은 도핑되지 않은 폴리실리콘인 것이 바람직하다. 다음으로, 상기 도전막을 패터닝하여 게이트 전극(304)을 형성한다.Next, as shown in FIG. 6B, a gate oxide film 303 is formed over the entire upper surface of the semiconductor substrate 300, and a conductive film is sequentially formed on the upper surface of the gate oxide film 303. It is preferable that the said conductive film is undoped polysilicon. Next, the conductive film is patterned to form a gate electrode 304.
다음으로, 도6c에 도시된 바와 같이, 게이트 전극(304)의 제1 일부분 (채널(305의 끝부분 근방의 게이트 전극을 가리킴)(304a) 상면만을 노출하도록 게이트 전극(304)의 나머지 부분(제2부분)(304b)을 이온주입 마스크(306)로 덮는다. 여기서 게이트 전극의 제2부분(304b)은 특히 채널(305)의 중앙부 상방에 형성된 게이트 전극을 가리킨다.Next, as shown in FIG. 6C, the remaining portion of the gate electrode 304 to expose only the top surface of the first portion of the gate electrode 304 (pointing to the gate electrode near the end of the channel 305) 304a ( The second portion 304b is covered with an ion implantation mask 306. The second portion 304b of the gate electrode, in particular, refers to the gate electrode formed above the central portion of the channel 305.
다음으로, 도6d와 같이, 상기 이온주입 마스크(306)를 이용하여 상기 게이트 전극(304)의 제1부분(304a)에 질소이온을 1 x 1014atomes/㎠의 도즈로 주입한다.Next, as shown in FIG. 6D, nitrogen ions are implanted into the first portion 304a of the gate electrode 304 at a dose of 1 × 10 14 atomes / cm 2 using the ion implantation mask 306.
다음으로, 도6e와 같이 상기 이온주입 마스크(306)를 제거하고, 상기 게이트 전극(304) 전체에 n형 또는 p형 불순물을 1 x 1015atomes/㎠의 도즈로 이온주입한 후 어닐링한다.Next, as shown in FIG. 6E, the ion implantation mask 306 is removed, and the annealing is performed after ion implantation of an n-type or p-type impurity in a dose of 1 × 10 15 atomes / cm 2 to the entire gate electrode 304.
어닐링 결과, 도6f와 같이, 상기 게이트 전극(304)의 제1부분(304a)에는 질소이온이 주입되어 있기 때문에 상기 불순물이 잘 확산되지 않고, 제2부분(304b)에서는 상대적으로 불순물이 잘 확산되어, 제2 부분(304b)의 불순물 농도가 제1부분(304a)의 불순물 농도 보다 상대적으로 높게 형성된다.As a result of the annealing, as shown in FIG. 6F, since the nitrogen ions are injected into the first portion 304a of the gate electrode 304, the impurities do not diffuse well, and the impurities diffuse relatively well in the second portion 304b. Thus, the impurity concentration of the second portion 304b is formed relatively higher than the impurity concentration of the first portion 304a.
다음으로, 도면에 도시되지 않았으나, 상기 액티브 영역(300b)내에 n형 또는 p형의 원하는 불순물 이온을 주입하여 소스/드레인을 형성함으로써, 본 발명의 제3 실시례에 따른 반도체 소자의 제조를 완료한다.Next, although not shown in the drawing, a source / drain is formed by implanting n-type or p-type impurity ions into the active region 300b to complete the manufacture of the semiconductor device according to the third exemplary embodiment of the present invention. do.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판내에 불순물을 주입하지 않고, 게이트 전극의 불순물 농도를 부분적으로 달리하기 때문에 반도체 소자의 특성을 열화시키지 않고 서브트레시 홀드 전류의 험프를 없앨 수 있는 효과가 있다.In the method of manufacturing a semiconductor device according to the present invention, since the impurity concentration of the gate electrode is partially changed without injecting impurities into the semiconductor substrate, the hump of the sub-threshold hold current can be eliminated without deteriorating the characteristics of the semiconductor device. It works.
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