KR100549587B1 - Method for pre doping n-poly for preventing channeling - Google Patents
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Abstract
본 발명은 Ph와 As를 프리 도핑시 사용하여 게이트 폴리의 상부와 하부의 그레인 크기를 다르게 만들 수 있는 채널링 방지를 위한 개선된 N-폴리 프리 도핑방법을 제공하는 것이다. 채널링 방지를 위한 개선된 N-폴리 프리 도핑방법은 실리콘 기판 상에 도핑되지 않은 폴리를 증착하여 게이트를 형성하는 단계와, 소오스/드레인 이온 주입시 게이트가 도핑이 돼서 이중 게이트가 형성되는 단계와, N-폴리 게이트가 소오스/드레인 이온 주입만으로는 도핑 효율이 나빠서 도핑되지 않은 폴리 증착 후 게이트 패턴을 형성하기 전에 마스킹 작업과 이온 주입을 하여 N-게이트를 형성하는 단계와, 프리 도핑 공정으로 추가적인 마스킹 작업 없이 인(Ph+) 및 As의 Rp를 조절하여 폴리 도핑을 수행하는 게이트 도핑 단계와, 불순물을 활성화 시키기 위하여 어닐링 공정을 진행하는 단계를 포함한다. The present invention provides an improved N-poly pre-doping method for preventing channeling that can use Ph and As in pre-doping to vary the grain size of the top and bottom of the gate poly. An improved N-poly free doping method for preventing channeling includes depositing undoped poly on a silicon substrate to form a gate, forming a double gate by doping the gate during source / drain ion implantation, N-poly gate masking and ion implantation to form N-gate before forming the gate pattern after undoped poly deposition due to poor doping efficiency by source / drain ion implantation alone, and additional masking by pre-doping process And a gate doping step of performing poly doping by adjusting Rp of phosphorus (Ph +) and As, and performing an annealing process to activate impurities.
채널링 방지, N-폴리 프리 도핑, 다중레벨의 그레인 Anti-channeling, N-poly free doping, multilevel grain
Description
도 1은 종래 기술에 따른 NMOS Ioff 증가 현상을 설명하기 위한 그래프를 도시한다. 1 illustrates a graph for explaining an NMOS Ioff increase phenomenon according to the prior art.
도 2는 종래 기술에 따른 NMOS의 Ioff 증가 사이트에 대한 Id-Vg 험프 특성을 설명하기 위한 그래프이다. FIG. 2 is a graph illustrating Id-Vg hump characteristics of an Ioff increase site of an NMOS according to the prior art.
도 3은 종래 기술에 따른 NMOS의 소오스/드레인 이온 주입시 폴리 구조에 따른 채널링 메카니즘을 설명하기 위한 도면이다. 3 is a view for explaining a channeling mechanism according to a poly structure during source / drain ion implantation of NMOS according to the prior art.
도 4는 본 발명의 바람직한 실시예에 따른 게이트 폴리 증착 후 폴리 구조를 설명하기 위한 도면이다. 4 is a view for explaining a poly structure after the gate poly deposition according to a preferred embodiment of the present invention.
도 5는 본 발명의 바람직한 실시예에 따른 N-프리 도핑을 위한 Ph 이온 주입 및 어닐링 이후 폴리 그레인 크기으 변화를 나타내는 도면이다. 5 is a view showing the change in poly grain size after Ph ion implantation and annealing for N-free doping according to a preferred embodiment of the present invention.
도 6은 본 발명의 바람직한 실시예에 따른 Ph 및 As 이온 주입시 폴리 그레인 크기가 상부와 하부에서 다르게 형성되는 것을 도시하는 도면이다. 6 is a view showing that the poly grain size is formed differently at the top and bottom during Ph and As ion implantation according to a preferred embodiment of the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, Ph가 도핑된 폴리를 어닐링하여 활성화시킬 때 일반적으로 폴리 그레인 크기가 커지면서 재결정을 이루는데 이러한 폴리 그레인 성장은 이후에 추가되는 소오스/드레인 이온 주입시 채널링을 유발할 수 있는 가능성을 증대시켜 주는데, 이러한 점을 개서시키기 위하여 Ph 이온 주입 전에 As를 먼저 깊이 이온 주입하여 게이트 폴리의 아래쪽의 그레인 크기의 증가를 막아 채널링을 방지하고자 하는 채널링 방지를 위한 개선된 N-폴리 프리 도핑방법에 관한 것이다. BACKGROUND OF THE
로직 테크놀로지가 마이크론 이하로 발전하면서 매립된 채널의 피모스(PMOS; p-channel metal oxide semiconductor)의 특성이 열화되므로 올바른 시모스(CMOS; complementary metal oxide semiconductor) 동작을 구현하기 위하여 표면 채널의 PMOS를 채용한 N-폴리 및 P-폴리의 이중 게이트를 적용하고 있다. As logic technology evolves to less than microns, the characteristics of the p-channel metal oxide semiconductor (PMOS) of buried channels deteriorate, so the PMOS of the surface channel is employed to realize correct CMOS (complementary metal oxide semiconductor) operation. One double gate of N-poly and P-poly is applied.
이때, 도핑되지 않은 폴리를 증착하여 게이트를 형성하고 이후 소오스/드레인 이온 주입시 게이트가 도핑이 돼서 이중 게이트가 형성된다. At this time, the gate is formed by depositing the undoped poly and then the gate is doped at the time of source / drain ion implantation to form a double gate.
그러나, N-폴리 게이트가 소오스/드레인 이온 주입만으로는 도핑 효율이 나빠서 도핑되지 않은 폴리 증착 후 게이트 패턴을 형성하기 전에 마스킹 작업과 이온 주입을 하여 N-게이트를 형성한다. However, since the N-poly gate is poor in doping efficiency only by source / drain ion implantation, masking operations and ion implantation are performed to form the N-gate before the gate pattern is formed after undoped poly deposition.
이 공정을 프리 도핑(pre doping) 공정이라고 하는데 이때 인(phosphorous)을 이온 주입한다. 이러한 프리 도핑 이온 주입 후, 불순물을 활성화 시키기 위 하여 어닐링 공정이 진행된다. 그런데, 인이 도핑된 폴리를 어닐링하여 활성화시킬 때 일반적으로 폴리 그레인 크기가 커지면서 재결정을 이루는데 이러한 폴리 그레인의 성장이 이후에 추가되는 소오스/드레인 이온 주입시 채널링을 유발할 수 있는 가능성을 증대시켜 준다. This process is called pre-doping (phosphorous) ion implantation. After such pre-doped ion implantation, an annealing process is performed to activate impurities. However, when annealing and activating a phosphorus-doped poly, polycrystalline size generally increases and recrystallizes, and the growth of such polygrain increases the possibility of channeling during subsequent source / drain ion implantation. .
도 1은 종래 기술에 따른 NMOS Ioff 증가 현상을 설명하기 위한 그래프를 도시하며, 도 2는 종래 기술에 따른 NMOS의 Ioff 증가 사이트에 대한 Id-Vg 험프 특성을 설명하기 위한 그래프이며, 도 3은 종래 기술에 따른 NMOS의 소오스/드레인 이온 주입시 폴리 구조에 따른 채널링 메카니즘을 설명하기 위한 도면이다. 1 is a graph illustrating a conventional NMOS Ioff increase phenomenon, FIG. 2 is a graph illustrating Id-Vg hump characteristics for an Ioff increase site of an NMOS according to the prior art, and FIG. A diagram for describing a channeling mechanism according to a poly structure during source / drain ion implantation of NMOS according to the technique.
도 1과 같이 NMOS의 온 및 오프 특성 중 Ioff가 발생이 되었는데, 이러한 점을 Id-Vg 특성을 보면 도 2와 같이 험프(hump) 특성에 의한 현상임을 알 수 있고 이런 현상에 대한 메카니즘은 도 3과 같은 폴리 구조에 따른 채널링 메카니즘에 의하여 나타난다. As shown in FIG. 1, Ioff is generated among the on and off characteristics of the NMOS, and the Id-Vg characteristic shows that the phenomenon is caused by the hump characteristic as shown in FIG. 2, and the mechanism for this phenomenon is FIG. 3. This is indicated by the channeling mechanism according to the poly structure.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 Ph와 As를 프리 도핑시 사용하여 게이트 폴리의 상부와 하부의 그레인 크기를 다르게 만들 수 있는 채널링 방지를 위한 개선된 N-폴리 프리 도핑방법을 제공하는 것이다.
The present invention has been made to solve the above problems, and the main object of the present invention is to improve the N for channeling prevention, which can make different grain sizes of the top and bottom of the gate poly by using Ph and As during pre-doping. To provide a poly free doping method.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 도핑되지 않은 폴리를 증착하여 게이트를 형성하는 단계와, 소오스/드레인 이온 주입시 게이트가 도핑이 돼서 이중 게이트가 형성되는 단계와, N-폴리 게이트가 소오스/드레인 이온 주입만으로는 도핑 효율이 나빠서 도핑되지 않은 폴리 증착 후 게이트 패턴을 형성하기 전에 마스킹 작업과 이온 주입을 하여 N-게이트를 형성하는 단계와, 프리 도핑 공정으로 추가적인 마스킹 작업 없이 인(Ph+) 및 As의 Rp를 조절하여 폴리 도핑을 수행하는 게이트 도핑 단계와, 불순물을 활성화 시키기 위하여 어닐링 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 채널링 방지를 위한 개선된 N-폴리 프리 도핑방법을 제공한다. The present invention to achieve the above object is to form a gate by depositing a non-doped poly on a silicon substrate, the gate is doped during the source / drain ion implantation to form a double gate, N- The poly gate has a poor doping efficiency with only source / drain ion implantation, so that the masking and ion implantation are performed to form N-gates before forming the gate pattern after undoped poly deposition, and the pre-doping process is performed without additional masking. An improved N-poly free doping method for preventing channeling, comprising: a gate doping step of performing poly doping by adjusting Rp of (Ph +) and As, and performing an annealing process to activate impurities. To provide.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.
도 4는 본 발명의 바람직한 실시예에 따른 게이트 폴리 증착 후 폴리 구조를 설명하기 위한 도면이다. 4 is a view for explaining a poly structure after the gate poly deposition according to a preferred embodiment of the present invention.
도 5는 본 발명의 바람직한 실시예에 따른 N-프리 도핑을 위한 Ph 이온 주입 및 어닐링 이후 폴리 그레인 크기의 변화를 나타내는 도면이다. 5 is a view showing a change in poly grain size after Ph ion implantation and annealing for N-free doping according to a preferred embodiment of the present invention.
도 6은 본 발명의 바람직한 실시예에 따른 Ph+ 및 As 이온 주입시 폴리 그레인 크기가 상부와 하부에서 다르게 형성되는 것을 도시하는 도면이다. 6 is a view showing that the poly grain size is formed differently in the upper and lower during Ph + and As ion implantation according to a preferred embodiment of the present invention.
도 4는 게이트 폴리를 증착한 후의 폴리 그레인의 구조이다. 이중 폴리를 만들면서 도핑의 효율을 높이려면 도 5와 같이 게이트 패터닝을 수행하기 전에 Ph 를 높은 이온주입 농도인 대략 1 x 1015/cm2 정도의 도즈(dose)로 어닐링을 하여 활성화를 수행한다. 4 is a structure of poly grains after depositing gate poly. In order to improve doping efficiency while making a double poly, activation is performed by annealing Ph to a dose of about 1 × 10 15 / cm 2, which is a high ion implantation concentration, before performing gate patterning as shown in FIG. 5. .
이때, Ph의 물성적 특성에 의해서 폴리 그레인이 재결정을 하는데 증착시 보다 그레인 크기를 더 크게 해주고 이것이 나중에 소오스/드레인 이온 주입시 채널링을 일으키는 원인이 된다. At this time, due to the physical properties of Ph, the poly grains recrystallize, which makes grain size larger than that during deposition, which causes channeling during source / drain ion implantation later.
본 발명의 바람직한 실시예에 따르면, 이를 개선하기 위하여 Ph+와 As를 혼합하여 프리 도핑 이온 주입을 실시한다. 폴리의 하부는 As로 Rp를 조절하여 이온주입하고 폴리의 상부는 Ph의 Rp를 조절하여 이온 주입한다. 이 경우 폴리의 상부는 그레인이 증가하나 하부는 As로 인하여 그레인 크기라 상부에 비하여 작아지게 된다. According to a preferred embodiment of the present invention, in order to improve this, a mixture of Ph + and As is performed pre-doping ion implantation. The lower part of poly is ion implanted by adjusting Rp to As, and the upper part of poly is ion implanted by adjusting Rp of Ph. In this case, the top of the poly is increased in grain but the bottom is smaller in grain size due to As.
이 경우 실리사이드(silicide) 측면에서 그레인 크기가 큰 폴 리가 실리사이드가 더 잘되서 Rs가 낮아지고 후속 열에 대한 면역성(immunity)도 좋아진다. In this case, the larger grain size polysilicide is better in terms of silicide, resulting in lower Rs and better immunity to subsequent heat.
또, 하부는 폴리 그레인 크기가 As로 인하여 상부에 비해서 작아져서 소오스/드레인 이온 주입시 채널링을 방지할 수 있다. In addition, since the poly grain size is smaller than that of the upper portion due to As, it is possible to prevent channeling during source / drain ion implantation.
또한, 본 발명의 다른 실시예에 따르면, As만 먼저 이온 주입하여 어닐링 후 추가 Ph 이온 주입 후 어닐링을 해서도 n-폴리 게이트를 만들 수도 있다. 이 경우 As의 활성화를 확실히 시킨 후 Ph의 이온 주입은 폴리의 상부쪽으로 좀더 낮은 에너지로 이온 주입하여 활성화 온도도 급속 열공정(RTP; rapid theremal process)으로 확산도를 낮추어서 커다란 그레인 폴리를 좀더 폴리의 상부쪽으로 형성되도록 할 수 있다. Further, according to another embodiment of the present invention, n-poly gate may also be formed by annealing only As after first annealing and annealing after additional Ph ion implantation. In this case, after assured activation of As, the ion implantation of Ph is ion implanted into the upper portion of the poly with a lower energy, and the activation temperature is also lowered by the rapid thermal process (RTP). Can be formed to the side.
또한, 게이트 폴리 내에 삼중 이상의 층으로 폴리 그레인 크기를 갖는 것도 Ph와 As의 이온 주입과 활성화 어닐링의 조합으로 만들 수 있다. In addition, having a polygrain size in a triple layer or more in the gate poly can be made by a combination of ion implantation and activation annealing of Ph and As.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다. While the invention has been described in accordance with some preferred embodiments herein, those skilled in the art will recognize that many modifications and improvements can be made without departing from the true scope and spirit of the invention as set forth in the appended claims.
상기한 바와 같이, 본 발명은 프리 도핑시 발생하는 게이트 폴리 글인 크기의 증가를 폴리의 상부와 하부를 다르게 만들어서 이온주입 공정에서의 채널링을 방지할 수 있는 효과가 있다. As described above, the present invention has an effect of preventing the channeling in the ion implantation process by making the upper and lower portions of the poly different from the increase in the size of the gate poly article generated during pre-doping.
또한, 본 발명은 실리사이드 공정 측면에서 그레인 크기가 커야 Rs가 낮아지고 후속 열공정에 안정된 특성을 보이는데 채널링 방비하면서 폴리 상부의 그레인 크기를 크게 만들 수 있어서 실리사이드 공정 마진을 개선할 수 있는 효과가 있다. In addition, the present invention has the effect of improving the silicide process margin by increasing the grain size of the top of the poly while the channeling defense in order to reduce the Rs and to show a stable property in the subsequent thermal process when the grain size is large in terms of the silicide process.
또한, 본 발명은 게이트 프리 도핑 도펀트인 As와 Ph의 Rp와 열(thermal)로 게이트 폴리 내에 그레인 크기를 위치에 따라 임의대로 조절할 수 있는 효과가 있다. In addition, the present invention has the effect that the grain size in the gate poly can be arbitrarily adjusted according to the position by Rp and thermal of the gate pre-doped dopant As and Ph.
또한, 본 발명은 특별한 마스킹 작업을 할 필요 없이 프리 도핑 이온 주입시 추가적인 작업만 실시하므로 공정이 단순한 장점이 있다. In addition, the present invention has the advantage that the process is simple because only the additional operation during pre-doping ion implantation without the need for special masking operation.
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- 2003-07-23 KR KR1020030050738A patent/KR100549587B1/en active IP Right Grant
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