KR20010003692A - Method of fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 LDD(lightly doped drain)구조의 MOSFET에 있어서 질소 이온주입을 이용하여 소오스 및 드레인영역의 고농도 도펀트가 후속 열처리에 의해 채널영역으로 확산되는 것을 방지하여 소자의 전기적 특성을 향상시키는 MOSFET의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, in a MOSFET having a lightly doped drain (LDD) structure, by using nitrogen ion implantation, a high concentration dopant of a source and a drain region is prevented from being diffused into a channel region by subsequent heat treatment. It relates to a method for manufacturing a MOSFET to improve the electrical characteristics of the.
도 1a 내지 1g에 종래기술에 의한 LDD구조의 MOSFET 제조방법을 공정순서에 따라 도시하였다.1A to 1G illustrate a method for manufacturing a MOSFET having a LDD structure according to the prior art according to a process sequence.
먼저, 도 1a를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(2)을 형성하고, 문턱전압 조절을 위한 이온주입(3)을 실시한다.First, referring to FIG. 1A, an isolation layer 2 is formed in a predetermined region of a semiconductor substrate 1, and ion implantation 3 is performed to adjust a threshold voltage.
이어서 도 1b에 나타낸 바와 같이 기판상에 게이트산화막(4), 폴리실리콘층(5), 금속 또는 금속실리사이드층(6)을 차례로 형성하고, 그위에 소정의 게이트패턴으로 패터닝된 마스크산화막(7)을 형성한 후, 이 마스크산화막(7)을 마스크로 이용하여 그 하부층들을 식각하여 게이트전극을 형성한다.Subsequently, as shown in FIG. 1B, a gate oxide film 4, a polysilicon layer 5, a metal or metal silicide layer 6 are sequentially formed on the substrate, and a mask oxide film 7 patterned thereon with a predetermined gate pattern is formed thereon. After forming the gate oxide, the lower layer is etched using the mask oxide film 7 as a mask.
다음에 도 1c에 나타낸 바와 같이 게이트전극 형성을 위한 식각공정에서 유발된 반도체기판(1)의 식각손상을 회복시키고 소오스 및 드레인 이온주입으로 인해 반도체기판(1)이 손상되는 것을 방지하기 위해 반도체기판(1)위에 스크린산화막(8)을 열적으로 형성시키는 LDD 산화공정을 실시한다.Next, as shown in FIG. 1C, in order to recover the etch damage of the semiconductor substrate 1 caused in the etching process for forming the gate electrode and to prevent the semiconductor substrate 1 from being damaged due to the source and drain ion implantation. (1) An LDD oxidation step of thermally forming the screen oxide film 8 is performed.
이어서 도 1d에 나타낸 바와 같이 비교적 저에너지 및 저농도의 이온주입을 실시하여 LDD구조의 소오스 및 드레인(9)을 형성한다.Subsequently, relatively low energy and low concentration ion implantation is performed as shown in FIG. 1D to form the source and drain 9 of the LDD structure.
다음에 도 1e에 나타낸 바와 같이 스페이서용 산화막 및 질화막을 기판 전면에 증착하고 이를 식각하여 게이트 측면에 스페이서(10)를 형성한다.Next, as shown in FIG. 1E, an oxide film and a nitride film for the spacer are deposited on the entire surface of the substrate and etched to form the spacer 10 on the side of the gate.
이어서 도 1f에 나타낸 바와 같이 비교적 고에너지 및 고농도의 이온주입을 실시하여 최종적인 소오스 및 드레인(11)을 형성한다.Subsequently, relatively high energy and high concentration ion implantation is performed as shown in FIG. 1F to form the final source and drain 11.
다음에 도 1g에 나타낸 바와 같이 RTP 또는 BPSG플로우등의 후속 열처리에 의해 소오스 및 드레인영역에 주입된 도펀트를 활성화시킨다.Next, as shown in Fig. 1G, the dopant injected into the source and drain regions is activated by subsequent heat treatment such as RTP or BPSG flow.
상기 종래 기술에 있어서는 소오스 및 드레인영역(11)의 고농도 도펀트가 후속 열처리에 의해 채널영역으로 확산하여 문턱전압 조절을 위해 게이트 하단에 이온주입된 채널영역으로 유입되어 문턱전압이 변하게 되고, 또한 짧은 채널일 경우 도펀트의 증가로 짧은 채널효과가 더욱 현저하게 나타나 전기적 특성을 열화시키는 문제점이 있다.In the prior art, a high concentration of dopant in the source and drain regions 11 diffuses into the channel region by subsequent heat treatment and flows into the channel region implanted with ions at the bottom of the gate to control the threshold voltage, thereby changing the threshold voltage, and shorting the channel. In one case, the short channel effect is more remarkable due to the increase of the dopant, which deteriorates the electrical characteristics.
본 발명은 상술한 문제점을 해결하기 위한 것으로, LDD 스크린산화막 형성후 질소 이온주입을 추가로 실시하여 소오스 및 드레인 형성을 위한 고농도 이온주입후의 후속 열처리시 고농도 소오스 및 드레인영역의 도펀트가 사전에 주입된 질소이온으로 인해 저농도의 채널영역으로 확산되는 것을 방지하여 문턱전압 변화를 방지하고 짧은 채널 효과를 감소시킬 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned problems, and after the LDD screen oxide film is formed, nitrogen ion implantation is additionally performed so that a dopant of a high concentration source and drain region is pre-injected during subsequent heat treatment after high concentration ion implantation for source and drain formation. It is an object of the present invention to provide a method for manufacturing a semiconductor device that prevents diffusion into a low concentration channel region due to nitrogen ions, thereby preventing a change in threshold voltage and reducing a short channel effect.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판에 문턱전압 조절을 위한 이온주입을 실시하는 단계와, 상기 반도체기판상에 게이트산화막과 폴리실리콘층, 금속층 및 마스크산화막을 순차적으로 형성하고 소정의 게이트패턴으로 패터닝하는 단계, 산화공정을 실시하여 노출된 반도체기판 및 게이트전극 측벽에 스크린산화막을 형성하는 단계, 노출된 반도체기판에 질소 이온주입을 실시하는 단계, 비교적 저에너지 및 저농도의 이온주입을 실시하여 LDD구조의 소오스 및 드레인영역을 형성하는 단계, 상기 게이트전극 측벽에 절연막스페이서를 형성하는 단계, 비교적 고에너지 및 고농도의 이온주입을 실시하여 최종적인 소오스 및 드레인을 형성하는 단계, 및 열처리를 행하여 주입된 도펀트를 활성화시키는 단계를 포함하여 구성된다.The semiconductor device manufacturing method of the present invention for achieving the above object is to perform the ion implantation for adjusting the threshold voltage on the semiconductor substrate, sequentially forming a gate oxide film, a polysilicon layer, a metal layer and a mask oxide film on the semiconductor substrate And forming a screen oxide film on the exposed semiconductor substrate and sidewalls of the gate electrode by performing an oxidation process, performing nitrogen ion implantation on the exposed semiconductor substrate, relatively low energy and low concentration of ions. Implanting to form a source and drain region of an LDD structure, forming an insulating film spacer on the sidewall of the gate electrode, performing ion implantation of relatively high energy and high concentration to form a final source and drain, and Performing a heat treatment to activate the implanted dopant. It is configured.
도 1a 내지 1g는 종래 기술에 의한 LDD구조의 MOSFET 제조방법을 도시한 공정순서도,1A to 1G are process flowcharts showing a method for manufacturing a MOSFET of an LDD structure according to the prior art;
도 2a 내지 2h는 본 발명에 의한 LDD구조의 MOSFET 제조방법을 도시한 공정순서도,2A to 2H are process flowcharts showing a method for manufacturing a MOSFET of an LDD structure according to the present invention;
도 3은 본 발명에 의한 질소 이온주입에 따른 PMOS의 특성 변화를 도시한 그래프.3 is a graph showing a characteristic change of the PMOS according to the nitrogen ion implantation according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1.반도체기판 2.소자분리막1. Semiconductor Board 2. Device Separator
3.문턱전압 조절 이온주입 4.게이트산화막3. Threshold voltage control ion implantation 4. Gate oxide film
5.폴리실리콘 6.금속 또는 금속 실리사이드5.polysilicon 6.metal or metal silicide
7.마스크산화막 8.스크린산화막7.Mask oxide 8.Screen oxide
9.LDD 소오스 및 드레인영역 10.스페이서9.LDD source and drain area 10.Spacer
11.고농도 소오스 및 드레인영역 12.질소 이온주입11.High concentration source and drain region 12. Nitrogen ion implantation
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 2h에 본 발명의 일실시예에 의한 LDD구조의 MOSFET 제조방법을 공정순서에 따라 나타내었다.2A to 2H illustrate a method of manufacturing a MOSFET having an LDD structure according to an embodiment of the present invention according to a process sequence.
먼저, 도 2a에 나타낸 바와 같이 반도체기판(1)의 소정영역에 소자분리막(2)을 형성하고, 문턱전압 조절을 위한 이온주입(3)을 실시한다.First, as shown in FIG. 2A, the device isolation film 2 is formed in a predetermined region of the semiconductor substrate 1, and ion implantation 3 is performed to adjust the threshold voltage.
다음에 도 2b에 나타낸 바와 같이 반도체기판(1)상에 게이트산화막(4)을 형성하고, 이위에 도펀트를 내재시켜 낮은 비저항을 가지는 폴리실리콘(5)을 LPCVD(low pressure chemical vapor deposition)방법으로 1000-2000Å 증착하고, 그위에 금속 또는 금속실리사이드(6)를 500-1500Å 두께로 증착한다. 이때, 금속의 경우 텅스텐(W)이나, 타이타늄(Ti), 코발트(Co), 니켈(Ni)등의 전이금속을 증착하고, 금속실리사이드의 경우 상기 금속을 RTP처리하여 금속-실리사이드계열의 게이트전극을 형성하거나 또는 물리적 또는 화학적 증착법을 이용하여 직접 금속실리사이드를 증착한다. 이어서 상기 금속 또는 금속실리사이드층(6)위에 마스크 산화막(7)을 900-1200Å 증착하고 이를 소정의 게이트패턴으로 패터닝한 후, 이 마스크산화막패턴(7)을 마스크로 이용하여 상기 금속 또는 금속실리사이드층(6), 폴리실리콘층(5) 및 게이트산화막(4)을 식각하여 게이트전극을 형성한다.Next, as shown in FIG. 2B, a gate oxide film 4 is formed on the semiconductor substrate 1, and a polysilicon 5 having a low specific resistance is formed by embedding a dopant therein in a low pressure chemical vapor deposition (LPCVD) method. 1000-2000 kPa is deposited thereon and metal or metal silicide 6 is deposited to a thickness of 500-1500 kPa. In this case, a metal is deposited with a transition metal such as tungsten (W), titanium (Ti), cobalt (Co), or nickel (Ni), and in the case of metal silicide, the metal is subjected to RTP treatment to form a metal-silicide-based gate electrode. Metal silicide is deposited directly or by physical or chemical vapor deposition. Subsequently, 900-1200 Å of a mask oxide film 7 is deposited on the metal or metal silicide layer 6 and patterned into a predetermined gate pattern. Then, the metal oxide or metal silicide layer is formed using the mask oxide film pattern 7 as a mask. (6), the polysilicon layer 5 and the gate oxide film 4 are etched to form a gate electrode.
이어서 도 2c에 나타낸 바와 같이 LDD 산화공정을 실시하여 노출된 반도체기판(1) 및 게이트전극의 측벽에 스크린산화막(8)을 700-850℃에서 30-100Å 성장시킨다.Subsequently, as shown in FIG. 2C, an LDD oxidation process is performed to grow the screen oxide film 8 on the exposed sidewalls of the semiconductor substrate 1 and the gate electrode at 700-850 ° C. at 30-100 Å.
다음에 도 2d에 나타낸 바와 같이 LDD 이온주입전에 노출된 기판영역에 질소 이온주입(12)을 실시한다. 질소 이온주입시 도펀트는14N+와28N2 +를 사용할 수 있는데, 도펀트로14N+를 사용할때는 2-20keV의 에너지에서 주입량은 5x1013내지 5x1015ions/cm2으로 이온주입하고, 도펀트로28N2 +를 사용할때는 4-40keV의 에너지에서 주입량은 3x1013내지 3x1015ions/cm2으로 이온주입하는 것이 바람직하다.Next, as shown in FIG. 2D, nitrogen ion implantation 12 is performed in the substrate region exposed before the LDD ion implantation. Nitrogen ion implantation when the dopant may be used for 14 and N + 28 N + 2, N + 14 when using as a dopant in a dose of 5x10 13 to 5x10 2-20keV energy and 15 ions / cm 2 by ion implantation, dopant When 28 N 2 + is used, ion implantation of 3x10 13 to 3x10 15 ions / cm 2 at an energy of 4-40 keV is preferred.
이어서 도 2e에 나타낸 바와 같이 비교적 저에너지 및 저농도의 이온주입을 실시하여 LDD구조의 소오스 및 드레인(9)을 형성한다. 이때, PMOS의 경우 p-LDD는 BF2나 보론을 사용할 수 있는데, 도펀트로 BF2를 사용할때는 5-50keV의 에너지에서 주입량은 2x1013- 1x1015ions/cm2으로 이온주입하고, 도펀트로11B를 사용할때는 1-10keV의 에너지에서 주입량은 2x1013- 1x1015ions/cm2으로 이온주입하는 것이 바람직하다. NMOS의 경우 n-LDD는 As나 P을 사용할 수 있는데, 도펀트로 As를 사용할때는 5-100keV의 에너지에서 주입량은 2x1013- 1x1015ions/cm2으로 이온주입하고, 도펀트로 P을 사용할때는 2-40keV의 에너지에서 주입량은 2x1013- 1x1015ions/cm2으로 이온주입하는 것이 바람직하다.Subsequently, as shown in FIG. 2E, relatively low energy and low concentration ion implantation is performed to form the source and drain 9 of the LDD structure. At this time, in the case of p PMOS-LDD may be used is a boron or BF 2, when using the BF 2 with a dopant dose in the 5-50keV energy is 2x10 13 - 1x10 15 ions / cm 2 by the ion implantation, and dopant 11 when using the injection amount in the B 1-10keV energy is 2x10 13 - it is preferable to ion implantation to 1x10 15 ions / cm 2. In the case of n-LDD NMOS may be used is a P or As, when using As as a dopant in the 5-100keV energy dose is 2x10 13 - 1x10 15 ion-implanted with ions / cm 2, and, when using the P dopant into 2 in the -40keV energy dose is 2x10 13 - it is preferable to ion implantation to 1x10 15 ions / cm 2.
다음에 도 2f에 나타낸 바와 같이 100-300Å 두께의 산화막을 기판상에 증착하고 이위에 300-1000Å 두께의 질화막을 증착한 후, 식각하여 게이트 측벽에 스페이서(10)를 형성한다.Next, as shown in FIG. 2F, an oxide film having a thickness of 100-300 kPa is deposited on the substrate, and a nitride film having a thickness of 300-1000 kPa is deposited thereon, followed by etching to form a spacer 10 on the sidewall of the gate.
이어서 도 2g에 나타낸 바와 같이 비교적 고에너지 및 고농도의 이온주입을 실시하여 최종적인 소오스 및 드레인(11)을 형성한다. 이때 PMOS의 경우에는 BF2나 B를 사용할 수 있는데, 도펀트로 BF2를 사용할때는 5-50keV의 에너지에서 주입량은 1x1015- 1x1016ions/cm2으로 이온주입하고, 도펀트로11B를 사용할때는 1-10keV의 에너지에서 주입량은 1x1015- 1x1016ions/cm2으로 이온주입하는 것이 바람직하다. NMOS의 경우에는 As나 P을 사용할 수 있는데, 도펀트로 As를 사용할때는 5-100keV의 에너지에서 주입량은 1x1015- 1x1016ions/cm2으로 이온주입하고, 도펀트로 P을 사용할때는 2-40keV의 에너지에서 주입량은 1x1015- 1x1016ions/cm2으로 이온주입하는 것이 바람직하다.Subsequently, as shown in FIG. 2G, ion implantation of relatively high energy and high concentration is performed to form the final source and drain 11. In this case, when the PMOS there may be used a BF 2 or B, when using a BF 2 as a dopant in the 5-50keV energy dose is 1x10 15 - 1x10 16 ion-implanted with ions / cm 2, and, when using the 11 B as a dopant in the 1-10keV energy dose is 1x10 15 - it is preferable to ion implantation to 1x10 16 ions / cm 2. In the case of NMOS, As or P can be used. When As is used as a dopant, the implantation is ion implanted at 1 × 10 15-1x10 16 ions / cm 2 at an energy of 5-100 keV, and 2-40 keV when P is used as a dopant. at an energy dose is 1x10 15 - it is preferable to ion implantation to 1x10 16 ions / cm 2.
다음에 도 2h에 나타낸 바와 같이 RTP나 BPSG플로우등의 후속 열처리에 의해 주입된 도펀트를 활성화시킨다. 소오스 및 드레인의 RTP어닐링은 800-1000℃에서 10-40초간 실시하며, 승온속도는 초당 50-150℃로, 냉각속도는 초당 10-60℃로 하는 것이 바람직하다. 이때, 고농도 소오스 및 드레인영역(11)의 도펀트가 미리 이온주입된 질소이온으로 인해 저농도의 채널영역으로 확산되는 것이 방지되어 문턱전압 쉬프트 방지 및 짧은 채널효과의 감소등 전기적 특성이 향상된다. 또한, 질소이온은 저농도 및 고농도 이온주입시 특히 보론(B)의 채널링 및 실리콘기판으로의 확산을 억제하여 접합깊이를 감소시킬 수 있고 게이트 하단으로 확산된 일부 질소이온들은 채널영역의 문턱전압 이온주입된 도펀트들의 확산을 억제하여 짧은 채널효과 및 문턱전압 쉬프트를 더욱 더 감소시키는 효과를 나타내게 된다. 도 3은 질소 이온주입에 따른 pMOS의 특성 변화를 보인 그래프이다.Next, as shown in Fig. 2H, the dopant injected by the subsequent heat treatment such as RTP or BPSG flow is activated. RTP annealing of the source and drain is performed at 800-1000 ° C. for 10-40 seconds, and the temperature increase rate is preferably 50-150 ° C. per second, and the cooling rate is 10-60 ° C. per second. At this time, the dopant of the high concentration source and the drain region 11 is prevented from being diffused into the low concentration channel region due to the ion implanted nitrogen ions, thereby improving electrical characteristics such as preventing the threshold voltage shift and reducing the short channel effect. In addition, nitrogen ions can reduce the depth of bonding by inhibiting the channeling of boron (B) and diffusion into the silicon substrate, especially when low and high concentrations of ions are implanted. By suppressing the diffusion of the dopants, the short channel effect and the threshold voltage shift are further reduced. 3 is a graph showing a change in characteristics of pMOS according to nitrogen ion implantation.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
본 발명은 LDD 스크린산화막 형성후 질소 이온주입을 추가로 실시하여 후에 고농도 소오스 및 드레인 이온주입후의 후속 열공정시 고농도 소오스 및 드레인영역의 도펀트가 미리 주입된 질소 이온으로 인해 저농도의 채널영역으로 확산하는 것을 방지하여 문턱전압 쉬프트 방지 및 짧은 채널 효과 감소등의 전기적 특성을 향상시킬 수 있다. 이때, 질소이온은 고농도의 소오스 및 드레인 도펀트의 채널영역으로의 확산을 방지할 뿐만 아니라 저농도 및 고농도 이온주입시 특히 보론의 채널링 및 실리콘기판으로의 확산을 억제하여 접합깊이를 감소시킬 수 있다. 또한, 게이트 하단으로 확산된 일부 질소이온들은 채널지역의 문턱전압 조절을 위해 이온주입된 도펀트들의 확산을 억제하여 짧은 채널 효과 및 문턱전압 쉬프트를 더욱 더 감소시켜 전기적 특성을 향상시켜 소자의 열화를 방지한다.The present invention further provides nitrogen ion implantation after LDD screen oxide film formation, and then the dopant of the high concentration source and drain region diffuses into the low concentration channel region due to the pre-implanted nitrogen ions during the subsequent thermal process after the high concentration source and drain ion implantation. It can improve electrical characteristics such as preventing threshold voltage shift and reducing short channel effect. In this case, the nitrogen ions not only prevent the diffusion of the high concentration source and drain dopants into the channel region, but also reduce the depth of bonding by inhibiting the diffusion of boron into the silicon substrate and the channeling of the low concentration and high concentration ion. In addition, some of the nitrogen ions diffused to the bottom of the gate suppress the diffusion of ion implanted dopants to control the threshold voltage of the channel region, further reducing the short channel effect and the threshold voltage shift, thereby improving the electrical characteristics to prevent device degradation. do.
Claims (20)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024069A KR20010003692A (en) | 1999-06-24 | 1999-06-24 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990024069A KR20010003692A (en) | 1999-06-24 | 1999-06-24 | Method of fabricating semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010003692A true KR20010003692A (en) | 2001-01-15 |
Family
ID=19595082
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024069A KR20010003692A (en) | 1999-06-24 | 1999-06-24 | Method of fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010003692A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685871B1 (en) * | 2001-06-27 | 2007-02-23 | 매그나칩 반도체 유한회사 | Method for Forming Transistor in Semiconductor Device |
| KR100743620B1 (en) * | 2001-06-15 | 2007-07-27 | 주식회사 하이닉스반도체 | Method for forming shallow junction of semiconductor device |
| KR100886627B1 (en) * | 2002-12-30 | 2009-03-04 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor memory device |
-
1999
- 1999-06-24 KR KR1019990024069A patent/KR20010003692A/en not_active Application Discontinuation
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| KR100685871B1 (en) * | 2001-06-27 | 2007-02-23 | 매그나칩 반도체 유한회사 | Method for Forming Transistor in Semiconductor Device |
| KR100886627B1 (en) * | 2002-12-30 | 2009-03-04 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor memory device |
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