KR100475538B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 절연막과 제 1 도전막을 증착한 다음 플루오르 이온을 주입하여 게이트 절연막의 특성을 향상시켜 소자의 누설전류를 감소시킬 수 있고, 핫 케리어 특성을 개선시킬 수 있고, 게이트 전극에 주입된 붕소이온의 게이트 절연막의 침투를 방지할 수 있어, 단 채널 효과를 억제시킬 수 있는 반도체 소자의 제조 방법을 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a semiconductor device, and by depositing a gate insulating film and a first conductive film and then injecting fluorine ions to improve the characteristics of the gate insulating film, thereby reducing leakage current of the device and improving hot carrier characteristics. It is possible to prevent the penetration of the gate insulating film of the boron ions injected into the gate electrode, thereby providing a method for manufacturing a semiconductor device that can suppress the channel effect.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 게이트 전극 내에 플루오르(F) 이온층을 형성하여 게이트 이온주입시 반도체 기판으로 붕소 이온이 주입되는 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing a phenomenon in which boron ions are injected into a semiconductor substrate during gate ion implantation by forming a fluorine (F) ion layer in a gate electrode. will be.
종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온주입을 실시하여 정션영역을 형성한다. 이온주입된 정션영역의 깊이는 소자 특성에 있어서 많은 영향을 줄 수 있다. 따라서, 소자의 크기가 감소함에 따라 점차로 얕은 정션영역을 형성하게 된다. 하지만, 상술한 이온주입시 게이트 전극도 함께 도핑하기 때문에 얕은 정션영역을 형성하기 위해 게이트 전극 전체에 제대로 도핑이 되지 못하는 경우가 발생하여 소자의 동작에 많은 문제점이 발생한다. Briefly looking at the manufacturing process of a conventional semiconductor device, a gate electrode is formed on a semiconductor substrate on which the device isolation layer and the well are formed. Ion implantation is performed to form a junction region. The depth of the ion implanted junction region can have a great influence on the device characteristics. Therefore, as the size of the device decreases, a shallow junction region is gradually formed. However, since the gate electrode is also doped with the above-described ion implantation, the gate electrode may not be properly doped to form a shallow junction region, thereby causing a lot of problems in the operation of the device.
특히, PMOSFET 소자의 경우 게이트 도핑 소스로 붕소(B) 이온을 주입하게 되는데 이온주입된 붕소 이온은 열에의한 확산 속도가 매우 높아 얕은 정션영역을 형성하기 위해서는 많은 문제점이 있다. 또한, 충분한 도핑이 되도록 추가 열처리 공정 시간을 증가하게 되면 게이트 전극에 도핑되었던 붕소 이온이 게이트 전극 하부의 반도체 기판까지 확산(투과현상)되어 소자의 문턱 전압이 낮아지는 단 채널 효과(Short Channel Effect; SCE) 및 누설 전류를 증가시키는 문제가 발생한다. In particular, in the case of the PMOSFET device, boron (B) ions are implanted into the gate doping source, but the boron ions implanted with ion have a high diffusion rate due to heat, and thus there are many problems in forming a shallow junction region. In addition, if the additional heat treatment process time is increased to allow sufficient doping, boron ions doped in the gate electrode are diffused (transmitted) to the semiconductor substrate under the gate electrode, thereby lowering the threshold voltage of the device (Short Channel Effect; SCE) and leakage current increase.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 전극으로 사용될 폴리 실리콘을 증착한 후 플로오르 이온을 주입하여 게이트 산화막의 특성을 향상시키고, 누설 전류를 억제하며, 단체널 효과를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다. Accordingly, in order to solve the above problems, the present invention is to deposit polysilicon to be used as a gate electrode and then inject fluoro ions to improve the characteristics of the gate oxide film, to suppress leakage current, and to reduce the single channel effect. Provided is a method of manufacturing a device.
본 발명에 따른 반도체 기판상에 게이트 절연막 및 제 1 도전막을 형성하는 단계와, 상기 게이트 절연막의 특성을 향상시키기 위해 플루오르 이온주입과 열처리 공정을 실시하여 상기 게이트 절연막과 상기 반도체 기판 사이에 플루오르 이온층을 형성하는 단계와, 상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계와, 상기 제 2 도전막, 상기 제 1 도전막 및 상기 게이트 절연막을 패터닝 하여 게이트 전극을 형성하는 단계와, 저농도 이온주입을 실시하여 저농도 접합 영역을 형성하는 단계와, 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계 및 고농도 이온주입 공정을 실시하여 상기 게이트 전극을 도핑시키고 소스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다. Forming a gate insulating film and a first conductive film on the semiconductor substrate according to the present invention, and performing a fluorine ion implantation and heat treatment process to improve characteristics of the gate insulating film, thereby forming a fluorine ion layer between the gate insulating film and the semiconductor substrate. Forming a second conductive film on the first conductive film, patterning the second conductive film, the first conductive film, and the gate insulating film to form a gate electrode; Forming a low concentration junction region, forming spacers on both sidewalls of the gate electrode, and performing a high concentration ion implantation process to dope the gate electrode and form a source and a drain. A manufacturing method of a semiconductor device is provided.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다. Referring to FIG. 1A, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 10. After the photoresist is deposited on the entire structure, a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). A trench (not shown) is formed by using a STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride layer as an etching mask, and the device isolation layer 12 is formed by filling the trench using an insulating layer. The semiconductor substrate 10 is separated into an active region and an inactive region (ie, an isolation region) by the isolation layer 10. The device isolation layer 12 may be formed by various processes. For example, the device isolation film may be formed using only the photoresist pattern without depositing the above-described pad oxide film and pad nitride film, and the wells may be first formed on the semiconductor substrate, and then the device isolation film may be formed.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온주입용 마스크(14)를 이용한 이온주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다. Referring to FIG. 1B, a strip process for removing the photoresist pattern is performed to remove the photoresist pattern. In addition, a predetermined cleaning process is performed to sequentially remove the pad nitride film and the pad oxide film. Next, an ion implantation process using the ion implantation mask 14 is performed to form the well region 16 in the semiconductor substrate 10.
구체적으로, 반도체 소자가 형성될 영역을 개방시키는 이온주입 마스크(14)를 형성한 후 이온주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온주입 마스크 형성 공정과 2번의 이온주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰을 도시한 상태에서 설명하기로 한다.Specifically, the well 16 is formed in the exposed region of the semiconductor substrate 10 through the ion implantation process after forming the ion implantation mask 14 to open the region where the semiconductor device is to be formed. In this case, in order to form a PMOS transistor and an NMOS transistor, n wells and p wells must be formed, respectively, and n wells and p wells are formed through two ion implantation mask formation processes and two ion implantation processes, respectively. In more detail, first, an ion implantation mask for opening the p well region is formed, followed by implantation of boron (Boron) to form a p well, and then an ion implantation mask for opening the n well region, followed by phosphorus (Phosphorus). ) Or arsenic (Arsenic) is injected to form an n well. In the present invention, one well is shown in the illustrated state regardless of p well or n well.
도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 제 1 도전막(19)을 순차적으로 형성한다. 플루오르(Fluorine; F) 이온주입후 열처리 공정을 실시하여 게이트 절연막(18)과 반도체 기판(10) 사이에 플루오르 이온층(미도시)을 형성한다.Referring to FIG. 1C, the native oxide film formed on the semiconductor substrate 10 is removed by a cleaning process, and then the gate insulating film 18 and the first conductive film 19 are sequentially formed. A fluorine ion layer (not shown) is formed between the gate insulating film 18 and the semiconductor substrate 10 by performing a heat treatment process after implanting fluorine (F) ions.
구체적으로, 게이트 절연막(18)은 산화막을 이용하여 형성하고, 제 1 도전막(19)은 플루오르 이온층에 의해 붕소의 투과 촉진을 방지하기 위해 500 내지 1000Å 두께의 폴리 실리콘막으로 형성한다. Specifically, the gate insulating film 18 is formed using an oxide film, and the first conductive film 19 is formed of a polysilicon film having a thickness of 500 to 1000 kPa in order to prevent the permeation of boron by the fluorine ion layer.
1 내지 20KeV의 이온주입 에너지로 1E10 내지 1E14atoms/㎠의 플루오르 이온을 주입하여 플루오르 이온층을 형성한다. 이온주입시 틸트를 가하지 않거나, 1 내지 60°범위의 틸트를 가하여 이온을 주입한다. 또한, 상술한 도즈(1E10 내지 1E14atoms/㎠)가 되도록 2 내지 4번의 이온주입을 실시할 수 있다. 0 내지 360°범위의 트위스트(Twist)를 줄 수도 있다.A fluorine ion layer is formed by implanting fluorine ions of 1E10 to 1E14 atoms / cm 2 with ion implantation energy of 1 to 20 KeV. When implanting ions, ions are implanted by adding no tilt or by applying tilt in the range of 1 to 60 °. In addition, ion implantation can be performed 2 to 4 times to achieve the above-described doses (1E10 to 1E14 atoms / cm 2). It may also give a twist in the range of 0 to 360 degrees.
열처리 공정은 급속열처리(Rapid Thermal Processing; RTP) 장비 또는 노(Furnace) 장비를 이용하여 실시한다. 급속열처리 장비를 이용해서 반도체 기판(10)의 온도를 상온에서 시작하여 수 초간 열을 가하여 약 800 내지 1000℃까지 램프업(Lamp up) 시킨 후 약 10 내지 30초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킴으로서 열처리 공정을 실시한다. 램프업 시키는 속도는 초당 30 내지 50℃로 상승시킨다. 노 장비를 이용한 공정은 750 내지 850℃ 온도에서 10 내지 30분동안 열을 가하여 열처리 한다. 급속열처리 장비 또는 노 장비를 이용한 열처리 공정은 N2 가스 분위기에서 실시한다.The heat treatment process is carried out using Rapid Thermal Processing (RTP) equipment or Furnace equipment. Using the rapid heat treatment equipment, the temperature of the semiconductor substrate 10 starts at room temperature and is heated for several seconds to ramp up to about 800 to 1000 ° C., and then maintained at a temperature of about 10 to 30 seconds, and then applied. The heat treatment is performed by stopping the heat and ramping down the temperature of the substrate to room temperature in a few seconds. The ramp up rate is raised to 30-50 ° C. per second. Process using the furnace equipment is heat treated by applying heat for 10 to 30 minutes at a temperature of 750 ~ 850 ℃. The heat treatment process using rapid heat treatment equipment or furnace equipment is carried out in an N 2 gas atmosphere.
상술한 공정에 의해 주입된 플루오르 이온은 산화막과 결합하면 Si/SiO2 계면의 SiH 밴드(Band)의 H를 밀어내거나 결합되지 않은 본딩 결합이 발생한 실리콘 뱅클링 본드(Silicon Dangling Bond)와 결합하여 SiF 본드를 형성하게 된다. 이러한 SiF 본드는 SiH 본드보다 더 강한 결합력을 갖고 있어 핫 케리어 특성이 향상되고 누설 전류 또한 줄어들게 된다. 플루오르는 PMOS 소자의 게이트 전극을 도핑 시키기 위한 소스로 붕소(B)를 사용할 경우 붕소의 확산 속도를 증가시켜 게이트 전극 하부의 반도체 기판으로 붕소의 침투를 촉진할 가능성이 있다. 따라서 본 실시예에서는 게이트 전극의 일부가 될 제 1 도전막(19)을 먼저 증착한 다음 플루오르이온주입을 진행한 후 열처리를 진행하여 게이트 절연막(18)으로 플루오르 이온을 침투시켜 게이트 절연막(18)과 반응을 진행한다. When the fluorine ions implanted by the above-described process are combined with the oxide film, they push the H out of the SiH band at the Si / SiO2 interface, or the SiF bond is combined with the Silicon Dangling Bond where an unbonded bonding bond occurs. Will form. These SiF bonds have a stronger bond than SiH bonds, which improves hot carrier characteristics and reduces leakage current. When fluorine is used as a source for doping the gate electrode of the PMOS device, fluorine may increase the diffusion rate of boron to promote boron penetration into the semiconductor substrate under the gate electrode. Therefore, in the present embodiment, the first conductive film 19 to be a part of the gate electrode is first deposited, followed by fluorine ion implantation, followed by heat treatment to infiltrate the fluorine ions into the gate insulating film 18 to thereby infiltrate the gate insulating film 18. Proceed with the reaction.
도 1d를 참조하면, 전체 구조 상부에 제 2 도전막(20)을 증착한 다음 게이트 절연막(18), 제 1 도전막(19) 및 제 2 도전막(20)을 패터닝 하여 게이트 전극을 형성한다. Referring to FIG. 1D, a gate electrode is formed by depositing a second conductive film 20 over the entire structure, and then patterning the gate insulating film 18, the first conductive film 19, and the second conductive film 20. .
구체적으로, 제 1 도전막(19) 상부에 1000 내지 1500Å 두께의 폴리 실리콘막을 증착하여 후속 공정에 의한 붕소 이온의 게이트 절연막(18) 침투를 방지하기 위한 제 2 도전막(20)을 형성한다. 이로서, 목표로 하는 게이트 전극의 두께인 2000Å을 형성한다. 제 2 도전막(20) 상에 감광막을 도포한 다음 게이트 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 도전막(20), 제 1 도전막(19), 플루오르 이온층이 형성된 게이트 절연막(18)을 식각하여 게이트 전극을 형성한다. 이때, 폴리 실리콘막에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온주입 공정을 통해 폴리 실리콘막에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온주입 공정 시 폴리 실리콘막에 도핑된다. Specifically, a polysilicon film having a thickness of 1000 to 1500 Å is deposited on the first conductive film 19 to form a second conductive film 20 for preventing penetration of the boron ions into the gate insulating film 18 by a subsequent process. Thereby, 2000 micrometers which is the thickness of the target gate electrode is formed. After the photosensitive film is coated on the second conductive film 20, a photolithography process using a gate mask is performed to form a photosensitive film pattern (not shown). An etching process using the photosensitive film pattern as an etching mask is performed to etch the gate insulating film 18 having the second conductive film 20, the first conductive film 19, and the fluorine ion layer to form a gate electrode. At this time, an impurity is doped to impart conductivity to the polysilicon film, and the impurity is doped into the polysilicon film through an additional ion implantation process, or the polysilicon film during an ion implantation process for forming a source and a drain in a subsequent process. Doped to
도 1e를 참조하면, 저농도 이온주입 공정을 통해 게이트 전극 양 가장자리의 반도체 기판(10)에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 24)을 형성한다. 소정의 입사각을 갖는 저농도 이온주입 공정으로 제 1 LDD 이온층(24)과 게이트 전극 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 26)을 형성한다. 온도를 급격히 상승시킨 후 급격히 냉각 시키는 스파이크 급속 열처리 공정을 실시하여 이온주입으로 인한 결함들을 보상한다. Referring to FIG. 1E, a first LDD ion layer (first low concentration junction region) 24 for forming a source / drain is formed on the semiconductor substrate 10 at both edges of the gate electrode through a low concentration ion implantation process. In the low concentration ion implantation process having a predetermined angle of incidence, impurities are implanted into the lower region of the first LDD ion layer 24 and the gate electrode edge to form a second LDD ion layer (second low concentration junction region) 26. The spike rapid heat treatment process that rapidly increases the temperature and then rapidly cools the defects caused by ion implantation.
구체적으로, 전체 구조 상부에 감광막을 이용한 LDD용 이온주입 마스크(22)를 형성한 다음 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 감싸는 제 2 LDD 이온층(26)을 형성한다. 제 1 LDD 이온층(24)을 형성하기 위하여 1 내지 20KeV의 이온주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는 안티몬(Antimony) 이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 제 2 LDD 이온층(26)을 형성하기 위하여 20 내지 80KeV의 이온주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2 및 인듐(Induim)을 주입하되, 이온주입 공정을 1 내지 4번으로 나누어 실시하여 목표로 하는 도즈를 주입한다. 이때 7 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시한다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다. 상술한 이온주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시 할 수도 있다. Specifically, the LDD ion implantation mask 22 using the photoresist film is formed on the entire structure, and then the low concentration ion implantation is performed to form the first LDD ion layer 24, and the tilt is given to the low concentration ion implantation. As a result, the second LDD ion layer 26 surrounding the first LDD ion layer 24 is formed. In order to form the first LDD ion layer 24, arsenic or antimony ions of 1E14 to 2E15 atoms / cm 2 are implanted at an ion implantation energy of 1 to 20 KeV. Do not give any tilt at this time. In order to form the second LDD ion layer 26, boron (Bron), BF2, and indium (Induim) of 1E12 to 5.0E13 atoms / cm 2 are implanted at an ion implantation energy of 20 to 80 KeV, and the ion implantation process is performed from 1 to 4 times. Do this separately and inject the desired dose. At this time, Halo ion implantation with tilt in the range of 7 to 60 ° is performed. It can also give a twist in the range of 0 to 360 °. The ion implantation method described above is not limited thereto and may be modified in various forms. For example, ion implantation can be performed without using an ion implantation mask, and ion implantation may be performed after forming a screen oxide film for protecting a semiconductor substrate.
제 1 LDD 이온층(24)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극 하부의 반도체 기판(10)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 제 2 LDD 이온층(26)을 통해 게이트 전극의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.By forming the first LDD ion layer 24 at a concentration lower than the high concentration ion layer to be formed in a subsequent process, the electric fields of carriers flowing in the channel region of the semiconductor substrate 10 under the gate electrode are controlled. In addition, since the size of the device decreases and the operating voltage does not decrease correspondingly, an abnormal carrier flow is formed due to the concentration of a very high electric field in the channel region on the drain side, resulting in an error in the operation of the device. Minimize the Hot Carrier Effect that can be generated. As the channel length decreases as the width of the gate electrode decreases through the second LDD ion layer 26, the gap between the source and the drain decreases, thereby shortening the threshold voltage of the device.
스파이크 열처리 공정은 스파이크 RTP(Rapid Thermal Processing)공정을 지칭하는 것으로, 반도체 기판(10)의 온도를 상온에서 시작하여 수 초간 열을 가하여 약 800 내지 1000℃까지 램프업(Lamp up) 시킨 후 약 0 내지 3초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킨다. 램프업 시키는 속도는 초당 100 내지 400℃로 상승시키고, 램프다운 시키는 속도는 초당 60 내지 120℃로 하강시킨다. 또한 스파이크 열처리 공정은 N2 가스 분위기에서 실시한다. 이로써, 이온주입시 발생되는 틈(Interstitial) 또는 빈 공간(Vacansy) 등의 포인트 결함(Point Defect)들을 제거하고, 결함들의 거동시간을 줄여준다. 또한 주입된 도판트(붕소; B)들의 확산속도를 최소화 할 수 있어 주입된 이온들이 채널쪽으로 움직이는 현상을 최소화할 수 있어서 단채널 및 리버스 단 채널효과를 방지할 수 있다. 이에 한정되지 않고, 상술한 스파이크 열처리 공정은 제 1 LDD 이온층(24) 형성을 위한 이온주입 공정 직후 실시할 수 있다.The spike heat treatment process refers to a spike rapid thermal processing (RTP) process, and the temperature of the semiconductor substrate 10 starts at room temperature and is heated for several seconds to ramp up to about 800 to 1000 ° C., followed by about 0 After maintaining the temperature for 3 seconds to stop the heat applied to the temperature of the substrate in a few seconds to ramp down to room temperature. The ramping up rate is raised to 100 to 400 ° C. per second and the ramping down rate is reduced to 60 to 120 ° C. per second. The spike heat treatment step is carried out in an N 2 gas atmosphere. As a result, point defects such as interstitial or vacansy, etc., generated during ion implantation are removed and the behavior time of the defects is reduced. In addition, the diffusion rate of the implanted dopants (boron B) can be minimized, thereby minimizing the phenomenon in which the injected ions move toward the channel, thereby preventing short channel and reverse short channel effects. The spike heat treatment process described above may be performed immediately after the ion implantation process for forming the first LDD ion layer 24.
도 1f를 참조하면, 게이트 전극 측벽에 스페이서(30)를 형성한다. 고농도 이온주입공정을 실시하여 고농도 이온층(고농도 접합영역; 32)을 형성한다. Referring to FIG. 1F, spacers 30 are formed on sidewalls of the gate electrode. A high concentration ion implantation process is performed to form a high concentration ion layer (high concentration junction region) 32.
구체적으로, 게이트 전극의 측벽에 버퍼 산화막(28)을 형성하고, 다시 전체 상부에 절연막(29)을 형성한 후 전면 식각 공정을 통해 스페이서(30)를 형성한다. 이때, 폴리 실리콘막(19) 및 제 1 LDD 이온층(24) 상부의 절연막(29)은 전면 식각 공정에 의해 제거된다. 폴리 실리콘막(19) 및 스페이서(30)를 이온주입 마스크로 이용한 고농도 이온주입 공정을 통해 제 1 LDD 이온층(24)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 고농도 이온층(32)과 제 1 및 제 2 LDD 이온층(24 및 26)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리로 RTP 어닐을 수행한다. 고농도 이온주입시 게이트 전극에도 이온이 주입된다. 일반적으로 PMOS 인 경우 고농도 이온주입 공정시 붕소 이온을 이용하여 실시하는데, 본 발명에서는 두층의 도전막으로 인해 붕소의 확산을 방지할 수 있다. In detail, the buffer oxide layer 28 is formed on the sidewalls of the gate electrode, and the insulating layer 29 is formed on the entire upper portion thereof, and then the spacer 30 is formed through the entire surface etching process. In this case, the insulating layer 29 on the polysilicon layer 19 and the first LDD ion layer 24 is removed by the entire surface etching process. A high concentration ion layer 32 is formed deeper than the first LDD ion layer 24 through a high concentration ion implantation process using the polysilicon film 19 and the spacer 30 as an ion implantation mask, and then a high concentration ion layer through activation heat treatment. A source / drain 34 composed of the 32 and the first and second LDD ion layers 24 and 26 is formed. RTP annealing is performed by activation heat treatment. In high concentration ion implantation, ions are also implanted in the gate electrode. In general, in the case of PMOS, a high concentration of ion implantation is performed using boron ions. In the present invention, the diffusion of boron can be prevented due to two conductive layers.
도 1g를 참조하면, 소스/드레인(34) 및 게이트 전극 상부에 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드층(36)을 형성한다. Referring to FIG. 1G, a silicide layer 36 is formed by a salicide (Self-Aligned Silicide) process in order to lower contact resistance on the source / drain 34 and the gate electrode.
구체적으로, 전체 구조 상부에 코발트(Cobalt; C) 또는 티타늄(Titanium; Ti)으로 이루어진 금속층(도시하지 않음)을 형성한 후 그 상부에 티타튬 나이트라이드(TiN)(도시하지 않음)를 순차적으로 형성한다. 이어서, 여러 번의 급속 열처리 공정을 실시하여 샐리사이드층(36)을 형성한다. Specifically, a metal layer (not shown) made of cobalt (C) or titanium (Ti) is formed on the entire structure, and then titanium nitride (TiN) (not shown) is sequentially formed thereon. Form. Subsequently, several rapid heat treatment steps are performed to form the salicide layer 36.
상술한 바와 같이, 본 발명은 게이트 절연막과 제 1 도전막을 증착한 다음 플루오르 이온을 주입하여 게이트 절연막의 특성을 향상시켜 소자의 누설전류를 감소시킬 수 있고, 핫 케리어 특성을 개선시킬 수 있다. As described above, the present invention can deposit the gate insulating film and the first conductive film and inject fluorine ions to improve the characteristics of the gate insulating film, thereby reducing the leakage current of the device and improving the hot carrier characteristics.
또한 게이트 전극에 주입된 붕소이온의 게이트 절연막의 침투를 방지할 수 있어, 단 채널 효과를 억제시킬 수 있다. Further, penetration of the gate insulating film of boron ions injected into the gate electrode can be prevented, and the short channel effect can be suppressed.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 소자 분리막10 semiconductor substrate 12 device isolation film
14, 22 : 마스크 16 : 웰14, 22: mask 16: well
18 : 게이트 절연막 19, 20 : 도전막18: gate insulating film 19, 20: conductive film
24, 26 : 저농도 이온층 28 : 산화막24, 26: low concentration ion layer 28: oxide film
29 : 절연막 30 : 스페이서29 insulating film 30 spacer
32 : 고농도 이온층 34 : 소스/드레인32: high concentration ion layer 34: source / drain
36 : 실리사이드층36: silicide layer
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