KR101016337B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 니켈을 이용하여 실리사이드막을 형성함으로써, 실리콘 원자의 소모를 줄일 수 있고, 셀로우 정션을 형성할 수 있고, 니켈막을 형성한 다음 코발트 이온주입을 통하여 열적 안정성이 높은 니켈 실리사이드막을 형성할 수 있으며, 콘택저항을 감소시킬 수 있고, 얕은 정션을 형성할 수 있으며, 단 채널 효과를 억제시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
The present invention relates to a method of manufacturing a semiconductor device, which can reduce consumption of silicon atoms and form a cell junction by forming a silicide film using nickel, forming a nickel film, The present invention provides a method of manufacturing a semiconductor device capable of forming a nickel silicide film having high stability, reducing contact resistance, forming a shallow junction, and suppressing a short channel effect.

실리사이드막, 니켈, 코발트 이온주입, 셀로우 정션Silicide film, nickel, cobalt ion implantation, cellrow junction

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} [0001] The present invention relates to a method of manufacturing a semiconductor device,             

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 제공한다.
1A to 1F provide a method of manufacturing a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

10 : 반도체 기판 12 : 소자 분리막10: semiconductor substrate 12: element isolation film

14, 22 : 이온주입 마스크 16 : 웰14, 22: ion implantation mask 16: well

18 : 게이트 절연막 19 : 폴리 실리콘막18: gate insulating film 19: polysilicon film

20 : 게이트 전극 24, 26 : 이온층20: gate electrode 24, 26: ion layer

28, 29 : 절연막 30 : 스페이서28, 29: insulating film 30: spacer

32 : 이온층 34 : 소스/드레인32: ion layer 34: source / drain

36 : 니켈막 38 : 실리사이드막
36: nickel film 38: silicide film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.13㎛이하 테크 의 로직 소자에 있어서, 안정적인 실리사이드를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of forming a stable silicide in a logic device of a semiconductor of 0.13 탆 or less.

종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온 주입을 실시하여 정션영역을 형성한다. 정션영역 상부에 실리사이드막을 형성한다. 이때, 이온주입된 정션영역의 깊이는 소자 특성에 있어서 많은 영향을 줄 수 있다. 따라서, 소자의 크기가 감소함에 따라 단 채널 효과(Short Channel Effect; SCE)를 방지하기 위해 점차로 얕은 정션영역을 형성하게 된다. 또한 소자의 크기의 감소로 인해 기생 저항(Parasitic Resistance)의 증가로 인해 소자 동작의 어려움 및 소자 성능이 열화된다. 이를 해결하기 위해 일반적으로 소스/드레인을 형성한 다음 그 상부에 실리사이드막을 형성하여 콘택 저항을 낮추게된다. 하지만, 정션을 형성하기 위해 매우 높게 도핑된 상당 부분의 Si 원자가 실리사이드막을 형성하는데 소모되어 얕은 정션 형성에 한계를 갖게 되는 문제점을 안고 있다.
Briefly, a conventional semiconductor device manufacturing process includes forming a gate electrode on a semiconductor substrate on which a device isolation film and a well are formed. Ion implantation is performed to form a junction region. A silicide film is formed on the junction region. At this time, the depth of the ion-implanted junction region can greatly affect the device characteristics. Therefore, as the size of the device decreases, a shallow junction region is gradually formed to prevent a short channel effect (SCE). In addition, due to the decrease of the size of the device, the parasitic resistance is increased and the device operation is difficult and the device performance is deteriorated. In order to solve this problem, a source / drain is generally formed and then a silicide film is formed thereon to lower the contact resistance. However, a considerable amount of highly doped Si atoms are consumed in forming a silicide film to form junctions, which limits the formation of shallow junctions.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 실리사이드막 형성시 실리콘 소모를 줄일 수 있고, 실리사이드막의 특성을 개선할 수 있으며, 실리사이드막의 열적 안정성을 높일 수 있으며, 단 채널 마진의 증대에 의한 소자 성능을 증대할 수 있는 반도체 소자의 제조 방법을 제공한다.
Accordingly, the present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to reduce the consumption of silicon during formation of the silicide film, improve the characteristics of the silicide film, increase the thermal stability of the silicide film, Can be increased.

본 발명에 따른 게이트 전극 및 정션영역이 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 니켈막을 형성하는 단계와, 코발트 이온주입을 실시하는 단계와, 열처리 공정을 실시하여 상기 게이트 전극 및 상기 정션영역 상에 실리사이드막을 형성하는 단계 및 잔류하는 상기 니켈막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
A method of manufacturing a semiconductor device, comprising: providing a gate electrode and a semiconductor substrate with a junction region formed in accordance with the present invention; forming a nickel film on the entire structure; performing cobalt ion implantation; Forming a silicide film on the semiconductor substrate and removing the remaining nickel film.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know. Wherein like reference numerals refer to like elements throughout.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 제공한다. 1A to 1F provide a method of manufacturing a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(12)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다. Referring to FIG. 1A, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on a semiconductor substrate 10. A photoresist is deposited on the entire structure, and then a photoresist pattern (not shown) is formed by performing a photolithography process using a photoresist mask. A trench (not shown) is formed by performing an STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride film as an etching mask, and the trench is buried using an insulating film to form the device isolation film 12. The semiconductor substrate 10 is separated into an active region and an inactive region (i.e., a device isolation film region) by the device isolation film 12. [ As a result, Bird's Beak does not occur, and the area for electrically isolating the elements from each other can be reduced as the elements are highly integrated. The device isolation film 12 can be formed through various processes. For example, the device isolation film can be formed using only the photoresist pattern without depositing the pad oxide film and the pad nitride film, and the device isolation film can be formed after the well is first formed on the semiconductor substrate.

도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용 마스크(14)를 이용한 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다. Referring to FIG. 1B, the photoresist pattern is removed by performing a strip process to remove the photoresist pattern. Further, a predetermined cleaning process is performed to sequentially remove the pad nitride film and the pad oxide film. Then, an ion implantation process using the ion implantation mask 14 is performed to form a well region 16 in the semiconductor substrate 10. [

반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(14)를 형성한 후 이온 주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성하는 것이 바람직하다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰을 도시한 상태에서 설명하기로 한다.It is preferable to form the well 16 in the exposed region of the semiconductor substrate 10 through the ion implantation process after forming the ion implantation mask 14 that opens the region where the semiconductor element is to be formed. At this time, in order to form the PMOS transistor and the NMOS transistor, since the n-well and the p-well are to be formed respectively, the n-well and the p-well are formed through two ion implantation mask formation steps and two ion implantation steps, respectively. More specifically, first, an ion implantation mask for opening the p-well region is formed, boron is implanted to form a p-well, and an ion implantation mask for opening the n-well region is formed. ) Or arsenic is implanted to form an n-well. In the present invention, one well will be described regardless of the p-well or the n-well.

도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 폴리 실리콘막(19)을 순차적으로 증착한다. 패터닝 공정을 실시하여 웰(16) 상부에 게이트 절연막(18)과 폴리 실리콘막(19)으로 이루어진 게이트 전극(20)을 형성한다. 저농도 이온 주입 공정을 통해 게이트 전극(20) 양 가장자리의 반도체 기판(10)에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 24)을 형성한다. 소정의 입사각을 갖는 저농도 이온 주입 공정으로 제 1 LDD 이온층(24)과 게이트 전극(20) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 26)을 형성한다. Referring to FIG. 1C, a cleaning process is performed to remove the native oxide film formed on the semiconductor substrate 10, and then the gate insulating film 18 and the polysilicon film 19 are sequentially deposited. A gate electrode 20 made of a gate insulating film 18 and a polysilicon film 19 is formed on the well 16 by performing a patterning process. A first LDD ion layer (first low concentration junction region) 24 for forming a source / drain is formed on the semiconductor substrate 10 on both edges of the gate electrode 20 through a low concentration ion implantation process. The second LDD ion layer (second low concentration junction region) 26 is formed by implanting impurities into the first LDD ion layer 24 and the lower region of the edge of the gate electrode 20 by a low concentration ion implantation process having a predetermined incident angle.

이때, 폴리 실리콘막(18)에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온 주입 공정을 통해 폴리 실리콘막(18)에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온 주입 공정 시 폴리 실리콘막(18)에 도핑된다. At this time, impurities are doped in order to impart conductivity to the polysilicon film 18, and these impurities are doped into the polysilicon film 18 through a further ion implantation process, or ions Doped into the polysilicon film 18 during the implantation process.

전체 구조 상부에 감광막을 이용한 LDD용 이온 주입 마스크(22)를 형성한 다음 저농도 이온 주입을 실시하여 제 1 LDD 이온층(24)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 감싸는 제 2 LDD 이온층(26)을 형성한다. 제 1 LDD 이온층(24)을 형성하기 위하여 1 내지 20KeV의 이온 주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는 안티몬(Antimony) 이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 제 2 LDD 이온층(26)을 형성하기 위하여 20 내지 80KeV의 이온 주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2 및 인듐(Indium)을 주입하되, 이온 주입 공정을 1 내지 4번으로 나누어 실시하여 목표로 하는 도즈를 주입한다. 이때 7 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시한다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다. 상술한 이온 주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온 주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시 할 수도 있다. An LDD ion implantation mask 22 using a photoresist film is formed on the entire structure and then a low concentration ion implantation is performed to form a first LDD ion layer 24 and a low concentration ion implantation is performed by applying a tilt, And a second LDD ion layer 26 surrounding the LDD ion layer 24 is formed. Arsenic or antimony ions of 1E14 to 2E15 atoms / cm2 are implanted at an ion implantation energy of 1 to 20 KeV to form the first LDD ion layer 24. [ At this time, no tilt is given. Boron, BF 2 and indium ions of 1E12 to 5.0E13 atoms / cm 2 are implanted at an ion implantation energy of 20 to 80 KeV to form the second LDD ion layer 26, And the target dose is injected. At this time, halo implantation with a tilt in the range of 7 to 60 degrees is performed. It is also possible to give a twist in the range of 0 to 360 degrees. The ion implantation method described above is not limited to this and can be modified into various forms. For example, ion implantation can be performed without using an ion implantation mask, ion implantation can be performed after forming a screen oxide film for protecting the semiconductor substrate.

제 1 LDD 이온층(24)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극(20) 하부의 반도체 기판(10)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 제 2 LDD 이온층(26)을 통해 게이트 전극(20)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.The electric field of the carriers flowing in the channel region of the semiconductor substrate 10 under the gate electrode 20 is adjusted by forming the first LDD ion layer 24 at a concentration lower than that of the high concentration ion layer to be formed in the subsequent process. Also, because the operating voltage is not reduced correspondingly as the size of the device decreases, a very high electric field is concentrated in the channel region at the drain side, thereby forming an abnormal carrier flow, It is possible to minimize the hot carrier effect that can occur. The width of the gate electrode 20 is reduced through the second LDD ion layer 26 and the channel length is reduced so that the interval between the source and the drain is narrowed and the short channel effect of lowering the threshold voltage of the device is solved have.

도 1d를 참조하면, 게이트 전극(20) 측벽에 스페이서(30)를 형성한다. 고농 도 이온 주입공정(정션 형성을 위한 이온주입)을 실시하여 반도체 기판(10) 내에 고농도 이온층(고농도 접합영역; 32)을 형성한다. Referring to FIG. 1D, spacers 30 are formed on the sidewalls of the gate electrode 20. A high concentration ion layer (high concentration junction region) 32 is formed in the semiconductor substrate 10 by performing a high concentration ion implantation process (ion implantation for forming a junction).

게이트 전극(20)의 양 측면에 절연막 스페이서(30)를 형성하기 위한 제 1 절연막(28) 및 제 2 절연막(29)을 전체 상부에 순차적으로 형성한다. 이후, 전면 식각 공정으로 제 1 및 제 2 절연막(28 및 29)을 게이트 전극(20)의 양 측면에만 잔류시켜 제 1 및 제 2 절연막(28 및 29)으로 이루어진 절연막 스페이서(30)를 형성한다. A first insulating film 28 and a second insulating film 29 for forming the insulating film spacer 30 on both sides of the gate electrode 20 are sequentially formed on the entire upper surface. Thereafter, the first and second insulating films 28 and 29 are left only on both sides of the gate electrode 20 by the front etching process to form the insulating film spacer 30 made of the first and second insulating films 28 and 29 .

상기에서, 제 1 절연막(28)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제 2 절연막(29)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제 1 절연막(28)은 폴리 실리콘막으로 이루어진 게이트 전극(20)과 실리콘 질화물로 이루어진 제 2 절연막(29)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다. The first insulating film 28 is formed of low pressure silicon oxide (LP-TEOS), and the second insulating film 29 is formed of silicon nitride (Si 3 N 4 ). At this time, the first insulating film 28 serves as a buffer oxide film for preventing stress from occurring when the gate electrode 20 made of a polysilicon film and the second insulating film 29 made of silicon nitride directly contact each other.

폴리 실리콘막(19) 및 스페이서(30)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 및 제 2 LDD 이온층(24 및 26)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 고농도 이온층(32)과 제 1 및 제 2 LDD 이온층(24 및 26)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리로 RTP 어닐을 수행한다. The heavily doped ion layer 32 is formed at a deeper depth than the first and second LDD ion layers 24 and 26 through the high concentration ion implantation process using the polysilicon film 19 and the spacer 30 as an ion implantation mask, The source / drain 34 composed of the high concentration ion layer 32 and the first and second LDD ion layers 24 and 26 is formed through the heat treatment. RTP annealing is performed by activation heat treatment.

고농도 접합영역을 형성하기 위한 이온주입은 N+ 영역은 비소(Arsenic; As) 및 인(Phosphorus; P) 이온을 주입하고, P+ 영역은 붕소(Boron; B) 이온을 주입하 여 NMOS 또는 PMOS용 접합영역을 형성한다. N+용 이온주입은 20 내지 30KeV의 이온 주입 에너지로 2.0E15 내지 5.0E15atoms/㎠의 비소 이온을 주입한다. 비소 이온 주입 후, 20 내지 40KeV의 이온 주입 에너지로 3.0E13 내지 5.0E14atoms/㎠의 인 이온을 주입한다. P+용 이온주입은 3 내지 5KeV의 이온 주입 에너지로 2.0E15 내지 5.0E15atoms/㎠의 붕소 이온을 주입한다.In order to form a high concentration junction region, arsenic (As) and phosphorus (P) ions are implanted in the N + region and boron (B) ions are implanted in the P + Regions. For N + ion implantation, arsenic ions of 2.0E15 to 5.0E15 atoms / cm2 are implanted at an ion implantation energy of 20 to 30 KeV. After the arsenic ion implantation, phosphorus ions of 3.0E13 to 5.0E14 atoms / cm2 are implanted at an ion implantation energy of 20 to 40 KeV. For P + ion implantation, boron ions of 2.0E15 to 5.0E15 atoms / cm &lt; 2 &gt; are implanted at an ion implantation energy of 3 to 5 KeV.

활성화 열처리는 스파이크 RTP(Rapid Thermal Processing)공정을 지칭하는 것으로, 반도체 기판(10)의 온도를 상온에서 시작하여 수초간 열을 가하여 약 800 내지 950℃까지 램프업(Lamp up) 시킨 후 약 0 내지 10초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킨다. 램프업 시키는 속도는 초당 50 내지 400℃로 상승시키고, 램프다운 시키는 속도는 초당 30 내지 90℃로 하강시킨다. 또한 스파이크 열처리 공정은 N2 가스 분위기에서 실시한다. 이를 위해 상온에서 반도체 기판(10)을 스파이크 RTP용 챔버로 로딩한 다음, 챔버의 온도는 초당 50 내지 400℃ 상승시켜 800 내지 950℃까지 상승시킨다. 온도가 목표로 하는 지점에 도착하면 바로 챔버의 온도를 초당 60 내지 120℃씩 하강시키던지, 1 내지 10초간 어닐한 다음 챔버의 온도를 상온으로 하강한 다음 챔버를 언로딩한다.The activation heat treatment refers to a spike RTP (Rapid Thermal Processing) process, in which the temperature of the semiconductor substrate 10 is ramped up to about 800 to 950 캜 by applying heat for several seconds starting from room temperature, After the temperature is maintained for 10 seconds, the heat is stopped and the temperature of the substrate is ramped down to room temperature in a few seconds. The ramp-up rate is increased to 50 to 400 ° C per second, and the ramp-down rate is decreased to 30 to 90 ° C per second. The spike heat treatment process is performed in an N 2 gas atmosphere. For this, the semiconductor substrate 10 is loaded into the spike RTP chamber at room temperature, and then the temperature of the chamber is raised to 50 to 400 ° C per second to 800 to 950 ° C. When the temperature reaches a target point, the temperature of the chamber is lowered by 60 to 120 ° C per second, annealed for 1 to 10 seconds, the temperature of the chamber is lowered to room temperature, and then the chamber is unloaded.

도 1e 및 도 1f를 참조하면, 전체 구조상에 니켈막(36)을 형성한 다음, 코발트 이온주입을 실시한다. 열처리 공정을 실시하여 노출된 소스/드레인(34)과 게이트 전극(20) 상부에 실리사이드막(38)을 형성한다. Referring to Figs. 1E and 1F, a nickel film 36 is formed on the entire structure, followed by cobalt ion implantation. A silicidation film 38 is formed on the exposed source / drain 34 and the gate electrode 20 by a heat treatment process.                     

먼저 니켈을 증착하기 전에 HF수용액(HF:H2O= 1: 99, 22 내지 24℃)을 이용하여 약 60 내지 180초간 세정을 실시하여 실리사이드막이 형성될 표면의 산화막을 제거하는 것이 바람직하다. 전체 구조상에 약 150 내지 200Å 두께의 니켈막(36)을 증착하는 것이 바람직하다. 본 실시예에서는 실리사이드막용 금속막으로 니켈을 사용하였다. 물론 니켈 뿐만 아니라 코발트 또는 티타늄막을 사용할 수도 있다. 하지만, 0.18㎛이하 테크에서는 티타늄막 대신 코발트막을 사용한다. 이는 TiSi2 물질에 비해 CoSi2 물질이 패턴 형성시 선폭(Line Width)이 적어짐에 따라 피복(Sheet)저항이 증가되는 특성(Line Dependency)이 좋기 때문이다. 하지만, 타타늄에 비해 코발트는 실리콘 소모가 약 1.5배 정도 크기 때문에 정션의 누설전류가 커지는 취약점이 있다. 따라서, 0.10㎛ 이하의 테크에서는 이를 극복하기 위해 실리콘 소모가 코발트에 비해 적은 니켈을 사용하는 것이 바람직하다. 하지만, 니켈은 열처리 온도에 따라 열화 특성이 심해 열적 안정성을 높이는 기술이 필요하다. 따라서, 본 실시예에서는 이러한 니켈의 열 안정성을 위해 전체구조상에 니켈을 증착한 다음, 코발트 이온을 주입하여 코발트의 열적 안정성 특성을 추가 시켜 열적으로 안정성이 높은 니켈 실리사이드막(38)을 형성할 수 있다. It is preferable to remove the oxide film on the surface on which the silicide film is to be formed by first performing cleaning with HF aqueous solution (HF: H2O = 1: 99, 22 to 24 ° C) for about 60 to 180 seconds before nickel is deposited. It is desirable to deposit a nickel film 36 of about 150-200 A thick on the overall structure. In this embodiment, nickel is used as the metal film for the silicide film. Of course, nickel as well as cobalt or titanium films may be used. However, a cobalt film is used in place of the titanium film in the case of 0.18 μm or less. This is because the line resistance of the CoSi 2 material increases as the line width decreases when the pattern is formed, compared to the TiSi 2 material. However, since cobalt is about 1.5 times larger in silicon than tatanium, there is a weak point in junction leakage. Therefore, in order to overcome this problem, it is preferable to use nickel having a silicon consumption lower than that of cobalt. However, nickel is required to have a technology for improving thermal stability due to a severe deterioration characteristic according to a heat treatment temperature. Therefore, in the present embodiment, nickel is deposited on the entire structure for thermal stability of nickel, and then cobalt ions are implanted to add thermal stability characteristics of cobalt to form a nickel silicide film 38 having high thermal stability. have.

코발트 이온주입은 코발트 이온을 1 내지 10KeV의 이온 주입 에너지로 5E15 내지 5E16atoms/㎠의 이온을 주입하는 것이 바람직하다. 이때, 틸트를 전혀 가하지 않거나, 1 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시할 수도 있다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다.In the cobalt ion implantation, ions of 5E15 to 5E16 atoms / cm2 are preferably implanted with cobalt ions at an ion implantation energy of 1 to 10 KeV. At this time, Halo ion implantation in which the tilt is not added at all or the tilt is applied in the range of 1 to 60 can be performed. It is also possible to give a twist in the range of 0 to 360 degrees.

열처리 공정은 30 내지 50℃/sec의 승온속도 범위의 RTP 장비를 이용하여 100% N2 분위기와 400 내지 600℃ 온도범위에서 약 30 내지 120초간 어닐링하는 것이 바람직하다. 이를 통해 게이트 전극(20)과 소스/드레(34)인 상부에 모노실리사이드(NiSi + 일부 CoSi)상을 유도하는 것이 바람직하다. 제 1 열처리 공정후, 황산용액(H2SO4:H2O2 = 4 :1)을 이용하여 미반응 니켈 및 코발트를 제거하기 위한 식각공정은 약 5 내지 10분간 실시하는 것이 바람직하다.
Preferably, the annealing is performed in a 100% N 2 atmosphere and a temperature range of 400 to 600 ° C. for about 30 to 120 seconds using an RTP apparatus having a heating rate range of 30 to 50 ° C./sec. Thereby inducing a monosilicide (NiSi + some CoSi) phase on top of the gate electrode 20 and the source / drain 34. After the first heat treatment step, the etching process for removing unreacted nickel and cobalt using a sulfuric acid solution (H 2 SO 4 : H 2 O 2 = 4: 1) is preferably performed for about 5 to 10 minutes.

상술한 바와 같이, 본 발명은 니켈을 이용하여 실리사이드막을 형성함으로써, 실리콘 원자의 소모를 줄일 수 있고, 셀로우 정션을 형성할 수 있다. As described above, the present invention can reduce consumption of silicon atoms and form a cell junction by forming a silicide film using nickel.

또한, 니켈막을 형성한 다음 코발트 이온주입을 통하여 열적 안정성이 높은 니켈 실리사이드막을 형성할 수 있다. In addition, a nickel film can be formed and a nickel silicide film having high thermal stability can be formed through cobalt ion implantation.

또한, 콘택저항을 감소시킬 수 있고, 얕은 정션을 형성할 수 있으며, 단 채널 효과를 억제시킬 수 있다. In addition, the contact resistance can be reduced, a shallow junction can be formed, and the short channel effect can be suppressed.

Claims (3)

게이트 전극 및 정션영역이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate on which a gate electrode and a junction region are formed; 전체 구조상에 니켈막을 형성하는 단계;Forming a nickel film on the entire structure; 상기 형성된 니켈막에 대하여 코발트 이온주입을 실시하는 단계;Performing a cobalt ion implantation on the formed nickel film; 열처리 공정을 실시하여 상기 게이트 전극 및 상기 정션영역 상에 니켈 실리사이드막을 형성하는 단계; 및Performing a heat treatment process to form a nickel silicide film on the gate electrode and the junction region; And 잔류하는 상기 니켈막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.And removing the remaining nickel film. 제 1 항에 있어서, The method according to claim 1, 상기 코발트 이온주입은 1 내지 10KeV의 이온 주입 에너지로 5.0E15 내지 5.0E16atoms/㎠의 코발트 이온을 주입하는 반도체 소자의 제조 방법.Wherein the cobalt ion implantation is performed by implanting cobalt ions of 5.0E15 to 5.0E16 atoms / cm2 at an ion implantation energy of 1 to 10 KeV. 제 1 항에 있어서, The method according to claim 1, 상기 열처리 공정은 30 내지 50℃/sec의 승온속도 범위의 RTP 장비를 이용하여 100% N2 분위기와 400 내지 600℃ 온도범위에서 30초 내지 120초간 실시하는 반도체 소자의 제조 방법.Wherein the heat treatment is performed in a 100% N 2 atmosphere and a temperature range of 400 to 600 ° C for 30 seconds to 120 seconds by using an RTP apparatus having a heating rate range of 30 to 50 ° C / sec.
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