KR20050009619A - Method of manufacturing a semiconductor device - Google Patents
Method of manufacturing a semiconductor device Download PDFInfo
- Publication number
- KR20050009619A KR20050009619A KR1020030049419A KR20030049419A KR20050009619A KR 20050009619 A KR20050009619 A KR 20050009619A KR 1020030049419 A KR1020030049419 A KR 1020030049419A KR 20030049419 A KR20030049419 A KR 20030049419A KR 20050009619 A KR20050009619 A KR 20050009619A
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- film
- gate electrode
- layer
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 45
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 39
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000010438 heat treatment Methods 0.000 claims abstract description 12
- 229910001429 cobalt ion Inorganic materials 0.000 claims abstract description 10
- XLJKHNWPARRRJB-UHFFFAOYSA-N cobalt(2+) Chemical compound [Co+2] XLJKHNWPARRRJB-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- -1 LDD ion Chemical class 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 125000004429 atom Chemical group 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- BMSYAGRCQOYYMZ-UHFFFAOYSA-N [As].[As] Chemical compound [As].[As] BMSYAGRCQOYYMZ-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.13㎛이하 테크의 로직 소자에 있어서, 안정적인 실리사이드를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of forming stable silicide in a logic device of 0.13 µm or less.
종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온 주입을 실시하여 정션영역을 형성한다. 정션영역 상부에 실리사이드막을 형성한다. 이때, 이온주입된 정션영역의 깊이는 소자 특성에 있어서 많은 영향을 줄 수 있다. 따라서, 소자의 크기가 감소함에 따라 단 채널 효과(Short Channel Effect; SCE)를 방지하기 위해 점차로 얕은 정션영역을 형성하게 된다. 또한 소자의 크기의 감소로 인해 기생 저항(Parasitic Resistance)의 증가로 인해 소자 동작의 어려움 및 소자 성능이 열화된다. 이를 해결하기 위해 일반적으로 소스/드레인을 형성한 다음 그 상부에 실리사이드막을 형성하여 콘택 저항을 낮추게된다. 하지만, 정션을 형성하기 위해 매우 높게 도핑된 상당 부분의 Si 원자가 실리사이드막을 형성하는데 소모되어 얕은 정션 형성에 한계를 갖게 되는 문제점을 안고 있다.Briefly looking at the manufacturing process of a conventional semiconductor device, a gate electrode is formed on a semiconductor substrate on which the device isolation layer and the well are formed. Ion implantation is performed to form a junction region. A silicide film is formed over the junction region. In this case, the depth of the ion implanted junction region may have a large influence on the device characteristics. Therefore, as the size of the device decreases, a shallow junction region is gradually formed to prevent a short channel effect (SCE). In addition, due to the reduction in device size, the increase in parasitic resistance causes deterioration of device operation and device performance. In order to solve this problem, a source / drain is generally formed, and a silicide layer is formed on the upper portion thereof, thereby lowering the contact resistance. However, there is a problem in that a large portion of Si atoms doped very high to form a junction is consumed to form a silicide film, which limits the formation of a shallow junction.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 실리사이드막 형성시 실리콘 소모를 줄일 수 있고, 실리사이드막의 특성을 개선할 수 있으며, 실리사이드막의 열적 안정성을 높일 수 있으며, 단 채널 마진의 증대에 의한 소자 성능을 증대할 수 있는 반도체 소자의 제조 방법을 제공한다.Therefore, in order to solve the above problems, the present invention can reduce the silicon consumption when forming the silicide film, improve the properties of the silicide film, improve the thermal stability of the silicide film, and provide device performance by increasing the channel margin. It provides a method for manufacturing a semiconductor device that can increase the.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 제공한다.1A to 1F provide a method of manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 소자 분리막10 semiconductor substrate 12 device isolation film
14, 22 : 이온주입 마스크 16 : 웰14, 22: ion implantation mask 16: well
18 : 게이트 절연막 19 : 폴리 실리콘막18 gate insulating film 19 polysilicon film
20 : 게이트 전극 24, 26 : 이온층20: gate electrode 24, 26: ion layer
28, 29 : 절연막 30 : 스페이서28, 29 insulating film 30 spacer
32 : 이온층 34 : 소스/드레인32: ion layer 34: source / drain
36 : 니켈막 38 : 실리사이드막36 nickel film 38 silicide film
본 발명에 따른 게이트 전극 및 정션영역이 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 니켈막을 형성하는 단계와, 코발트 이온주입을 실시하는 단계와, 열처리 공정을 실시하여 상기 게이트 전극 및 상기 정션영역 상에 실리사이드막을 형성하는 단계 및 잔류하는 상기 니켈막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.According to the present invention, there is provided a semiconductor substrate having a gate electrode and a junction region formed thereon, forming a nickel film on an entire structure, performing cobalt ion implantation, and performing a heat treatment process to perform the gate electrode and the junction region. It provides a method of manufacturing a semiconductor device comprising the step of forming a silicide film on the step and removing the remaining nickel film.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 제공한다.1A to 1F provide a method of manufacturing a semiconductor device according to the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(12)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.Referring to FIG. 1A, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 10. After the photoresist is deposited on the entire structure, a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). A trench (not shown) is formed by performing a STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride layer as an etching mask, and the device isolation layer 12 is formed by filling the trench using an insulating layer. The semiconductor substrate 10 is separated into an active region and an inactive region (ie, an isolation region) by the isolation layer 12. As a result, the bird's beak does not occur, and according to the high integration of the device, the area for electrically separating the devices may be reduced. The device isolation layer 12 may be formed by various processes. For example, the device isolation film may be formed using only the photoresist pattern without depositing the above-described pad oxide film and pad nitride film. In addition, a well may be first formed on a semiconductor substrate, and then a device isolation film may be formed.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용 마스크(14)를 이용한 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다.Referring to FIG. 1B, a strip process for removing the photoresist pattern is performed to remove the photoresist pattern. In addition, a predetermined cleaning process is performed to sequentially remove the pad nitride film and the pad oxide film. Next, an ion implantation process using the ion implantation mask 14 is performed to form the well region 16 in the semiconductor substrate 10.
반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(14)를 형성한 후 이온 주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성하는 것이 바람직하다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰을 도시한 상태에서 설명하기로 한다.It is preferable to form the well 16 in the exposed region of the semiconductor substrate 10 through the ion implantation process after forming the ion implantation mask 14 to open the region where the semiconductor device is to be formed. In this case, in order to form the PMOS transistor and the NMOS transistor, n wells and p wells must be formed, respectively, so that n wells and p wells are formed through two ion implantation mask formation processes and two ion implantation processes, respectively. More specifically, first, after forming an ion implantation mask to open the p well region, and then implanting boron (Boron) to form a p well, and again to form an ion implantation mask to open the n well region (Phosphorus) Or arsenic (Arsenic) is injected to form an n well. In the present invention, one well is shown in the illustrated state regardless of p well or n well.
도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 폴리 실리콘막(19)을 순차적으로 증착한다. 패터닝 공정을 실시하여 웰(16) 상부에 게이트 절연막(18)과 폴리 실리콘막(19)으로 이루어진 게이트 전극(20)을 형성한다. 저농도 이온 주입 공정을 통해 게이트 전극(20) 양 가장자리의 반도체 기판(10)에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 24)을 형성한다. 소정의 입사각을 갖는 저농도 이온 주입 공정으로 제 1 LDD 이온층(24)과 게이트 전극(20) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 26)을 형성한다.Referring to FIG. 1C, a native oxide film formed on the semiconductor substrate 10 is removed by a cleaning process, and then the gate insulating film 18 and the polysilicon film 19 are sequentially deposited. The patterning process is performed to form the gate electrode 20 made of the gate insulating film 18 and the polysilicon film 19 on the well 16. A first LDD ion layer (first low concentration junction region) 24 is formed on the semiconductor substrate 10 at both edges of the gate electrode 20 to form a source / drain through a low concentration ion implantation process. In the low concentration ion implantation process having a predetermined angle of incidence, impurities are implanted into the lower region of the edge of the first LDD ion layer 24 and the gate electrode 20 to form a second LDD ion layer (second low concentration junction region) 26.
이때, 폴리 실리콘막(18)에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온 주입 공정을 통해 폴리 실리콘막(18)에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온 주입 공정 시 폴리 실리콘막(18)에 도핑된다.At this time, an impurity is doped to impart conductivity to the polysilicon film 18, and such impurities are doped into the polysilicon film 18 through an additional ion implantation process, or ions for forming a source and a drain in a subsequent process. In the implantation process, the polysilicon layer 18 is doped.
전체 구조 상부에 감광막을 이용한 LDD용 이온 주입 마스크(22)를 형성한 다음 저농도 이온 주입을 실시하여 제 1 LDD 이온층(24)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 감싸는 제 2 LDD 이온층(26)을 형성한다. 제 1 LDD 이온층(24)을 형성하기 위하여 1 내지 20KeV의 이온 주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는안티몬(Antimony) 이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 제 2 LDD 이온층(26)을 형성하기 위하여 20 내지 80KeV의 이온 주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2및 인듐(Indium)을 주입하되, 이온 주입 공정을 1 내지 4번으로 나누어 실시하여 목표로 하는 도즈를 주입한다. 이때 7 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시한다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다. 상술한 이온 주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온 주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시 할 수도 있다.The LDD ion implantation mask 22 using the photoresist film is formed on the entire structure, and then the low concentration ion implantation is performed to form the first LDD ion layer 24, and the low concentration ion implantation is performed by giving a tilt. A second LDD ion layer 26 surrounding the LDD ion layer 24 is formed. In order to form the first LDD ion layer 24, arsenic or antimony ions of 1E14 to 2E15 atoms / cm 2 are implanted at an ion implantation energy of 1 to 20 KeV. Do not give any tilt at this time. In order to form the second LDD ion layer 26, boron, BF 2 and indium of 1E12 to 5.0E13 atoms / cm 2 are implanted at an ion implantation energy of 20 to 80 KeV, and the ion implantation process is performed 1 to 4 times. Dividing by, inject the desired dose. At this time, Halo ion implantation with tilt in the range of 7 to 60 ° is performed. It can also give a twist in the range of 0 to 360 °. The ion implantation method described above is not limited thereto and may be modified in various forms. For example, ion implantation can be performed without using an ion implantation mask, and a screen oxide film for protecting a semiconductor substrate may be formed, followed by ion implantation.
제 1 LDD 이온층(24)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극(20) 하부의 반도체 기판(10)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 제 2 LDD 이온층(26)을 통해 게이트 전극(20)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.By forming the first LDD ion layer 24 at a concentration lower than the high concentration ion layer to be formed in a subsequent process, the electric fields of carriers flowing in the channel region of the semiconductor substrate 10 under the gate electrode 20 are controlled. In addition, since the size of the device decreases and the operating voltage does not decrease correspondingly, an abnormal carrier flow is formed due to the concentration of a very high electric field in the channel region on the drain side, resulting in an error in the operation of the device. Minimize the Hot Carrier Effect that can be generated. As the channel length decreases as the width of the gate electrode 20 decreases through the second LDD ion layer 26, the gap between the source and the drain decreases, thereby shortening the threshold voltage of the device. have.
도 1d를 참조하면, 게이트 전극(20) 측벽에 스페이서(30)를 형성한다. 고농도 이온 주입공정(정션 형성을 위한 이온주입)을 실시하여 반도체 기판(10) 내에 고농도 이온층(고농도 접합영역; 32)을 형성한다.Referring to FIG. 1D, spacers 30 are formed on sidewalls of the gate electrode 20. A high concentration ion implantation process (ion implantation for forming a junction) is performed to form a high concentration ion layer (high concentration junction region) 32 in the semiconductor substrate 10.
게이트 전극(20)의 양 측면에 절연막 스페이서(30)를 형성하기 위한 제 1 절연막(28) 및 제 2 절연막(29)을 전체 상부에 순차적으로 형성한다. 이후, 전면 식각 공정으로 제 1 및 제 2 절연막(28 및 29)을 게이트 전극(20)의 양 측면에만 잔류시켜 제 1 및 제 2 절연막(28 및 29)으로 이루어진 절연막 스페이서(30)를 형성한다.The first insulating film 28 and the second insulating film 29 for forming the insulating film spacer 30 on both side surfaces of the gate electrode 20 are sequentially formed on the entire upper portion. Subsequently, the first and second insulating layers 28 and 29 are left only on both sides of the gate electrode 20 by a front etching process to form an insulating layer spacer 30 including the first and second insulating layers 28 and 29. .
상기에서, 제 1 절연막(28)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제 2 절연막(29)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제 1 절연막(28)은 폴리 실리콘막으로 이루어진 게이트 전극(20)과 실리콘 질화물로 이루어진 제 2 절연막(29)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다.In the above description, the first insulating layer 28 is formed of low pressure silicon oxide (LP-TEOS), and the second insulating layer 29 is formed of silicon nitride (Si 3 N 4 ). In this case, the first insulating film 28 serves as a buffer oxide film that prevents stress from occurring when the gate electrode 20 made of a polysilicon film and the second insulating film 29 made of silicon nitride directly contact each other.
폴리 실리콘막(19) 및 스페이서(30)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 및 제 2 LDD 이온층(24 및 26)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 고농도 이온층(32)과 제 1 및 제 2 LDD 이온층(24 및 26)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리로 RTP 어닐을 수행한다.Activation after forming the high concentration ion layer 32 to a depth deeper than the first and second LDD ion layers 24 and 26 through a high concentration ion implantation process using the polysilicon film 19 and the spacer 30 as an ion implantation mask. The heat treatment forms a source / drain 34 composed of the high concentration ion layer 32 and the first and second LDD ion layers 24 and 26. RTP annealing is performed by activation heat treatment.
고농도 접합영역을 형성하기 위한 이온주입은 N+ 영역은 비소(Arsenic; As) 및 인(Phosphorus; P) 이온을 주입하고, P+ 영역은 붕소(Boron; B) 이온을 주입하여 NMOS 또는 PMOS용 접합영역을 형성한다. N+용 이온주입은 20 내지 30KeV의 이온 주입 에너지로 2.0E15 내지 5.0E15atoms/㎠의 비소 이온을 주입한다. 비소 이온 주입 후, 20 내지 40KeV의 이온 주입 에너지로 3.0E13 내지 5.0E14atoms/㎠의 인 이온을 주입한다. P+용 이온주입은 3 내지 5KeV의 이온 주입 에너지로 2.0E15 내지 5.0E15atoms/㎠의 붕소 이온을 주입한다.In the ion implantation to form a high concentration junction region, the N + region implants Arsenic (As) and phosphorus (Phosphorus) ions, and the P + region implants boron (B) ions to inject NMOS or PMOS junction regions. To form. The ion implantation for N + implants 2.0E15 to 5.0E15 atoms / cm 2 of arsenic ions with an ion implantation energy of 20 to 30 KeV. After arsenic ion implantation, phosphorus ions of 3.0E13 to 5.0E14 atoms / cm 2 are implanted at an ion implantation energy of 20 to 40 KeV. In the ion implantation for P +, boron ions of 2.0E15 to 5.0E15 atoms / cm 2 are implanted with ion implantation energy of 3 to 5 KeV.
활성화 열처리는 스파이크 RTP(Rapid Thermal Processing)공정을 지칭하는 것으로, 반도체 기판(10)의 온도를 상온에서 시작하여 수초간 열을 가하여 약 800 내지 950℃까지 램프업(Lamp up) 시킨 후 약 0 내지 10초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킨다. 램프업 시키는 속도는 초당 50 내지 400℃로 상승시키고, 램프다운 시키는 속도는 초당 30 내지 90℃로 하강시킨다. 또한 스파이크 열처리 공정은 N2가스 분위기에서 실시한다. 이를 위해 상온에서 반도체 기판(10)을 스파이크 RTP용 챔버로 로딩한 다음, 챔버의 온도는 초당 50 내지 400℃ 상승시켜 800 내지 950℃까지 상승시킨다. 온도가 목표로 하는 지점에 도착하면 바로 챔버의 온도를 초당 60 내지 120℃씩 하강시키던지, 1 내지 10초간 어닐한 다음 챔버의 온도를 상온으로 하강한 다음 챔버를 언로딩한다.The activation heat treatment refers to a spike rapid thermal processing (RTP) process, which starts at room temperature and ramps up to about 800 to 950 ° C. by applying heat for several seconds. The temperature is kept for 10 seconds, and then the heat applied is stopped to ramp down the temperature of the substrate to room temperature in a few seconds. Ramp-up rate is raised to 50 to 400 ℃ per second, ramp-down rate is lowered to 30 to 90 ℃ per second. The spike heat treatment step is carried out in an N 2 gas atmosphere. To this end, the semiconductor substrate 10 is loaded into a chamber for spike RTP at room temperature, and then the temperature of the chamber is increased to 50 to 400 ° C per second to 800 to 950 ° C. As soon as the temperature reaches the target point, the temperature of the chamber is lowered by 60 to 120 ° C per second, or annealed for 1 to 10 seconds, and then the temperature of the chamber is lowered to room temperature, and then the chamber is unloaded.
도 1e 및 도 1f를 참조하면, 전체 구조상에 니켈막(36)을 형성한 다음, 코발트 이온주입을 실시한다. 열처리 공정을 실시하여 노출된 소스/드레인(34)과 게이트 전극(20) 상부에 실리사이드막(38)을 형성한다.1E and 1F, after forming the nickel film 36 on the whole structure, cobalt ion implantation is performed. The heat treatment process is performed to form a silicide layer 38 on the exposed source / drain 34 and the gate electrode 20.
먼저 니켈을 증착하기 전에 HF수용액(HF:H2O= 1: 99, 22 내지 24℃)을 이용하여 약 60 내지 180초간 세정을 실시하여 실리사이드막이 형성될 표면의 산화막을 제거하는 것이 바람직하다. 전체 구조상에 약 150 내지 200Å 두께의 니켈막(36)을 증착하는 것이 바람직하다. 본 실시예에서는 실리사이드막용 금속막으로 니켈을 사용하였다. 물론 니켈 뿐만 아니라 코발트 또는 티타늄막을 사용할 수도 있다. 하지만, 0.18㎛이하 테크에서는 티타늄막 대신 코발트막을 사용한다. 이는 TiSi2물질에 비해 CoSi2물질이 패턴 형성시 선폭(Line Width)이 적어짐에 따라 피복(Sheet)저항이 증가되는 특성(Line Dependency)이 좋기 때문이다. 하지만, 타타늄에 비해 코발트는 실리콘 소모가 약 1.5배 정도 크기 때문에 정션의 누설전류가 커지는 취약점이 있다. 따라서, 0.10㎛ 이하의 테크에서는 이를 극복하기 위해 실리콘 소모가 코발트에 비해 적은 니켈을 사용하는 것이 바람직하다. 하지만, 니켈은 열처리 온도에 따라 열화 특성이 심해 열적 안정성을 높이는 기술이 필요하다. 따라서, 본 실시예에서는 이러한 니켈의 열 안정성을 위해 전체구조상에 니켈을 증착한 다음, 코발트 이온을 주입하여 코발트의 열적 안정성 특성을 추가 시켜 열적으로 안정성이 높은 니켈 실리사이드막(38)을 형성할 수 있다.First, it is preferable to remove the oxide film on the surface on which the silicide film is to be formed by performing cleaning for about 60 to 180 seconds using HF aqueous solution (HF: H 2 O = 1:99, 22 to 24 ° C.) before depositing nickel. It is preferable to deposit a nickel film 36 having a thickness of about 150 to 200 microseconds over the entire structure. In this embodiment, nickel was used as the metal film for the silicide film. Of course, not only nickel but also a cobalt or a titanium film can be used. However, a cobalt film is used instead of a titanium film in a technology of 0.18 μm or less. This is because the CoSi 2 material has better line resistance as the line width decreases when the pattern is formed than the TiSi 2 material. However, cobalt consumes about 1.5 times as much silicon as titanium, so it has a weak point that leakage current of junction increases. Therefore, in tech below 0.10 mu m, it is preferable to use nickel which consumes less silicon than cobalt to overcome this. However, nickel has a deterioration characteristic depending on the heat treatment temperature, so a technique for improving thermal stability is required. Therefore, in this embodiment, nickel is deposited on the entire structure for thermal stability of nickel, and then cobalt ions are implanted to add thermal stability characteristics of cobalt to form a thermally stable nickel silicide layer 38. have.
코발트 이온주입은 코발트 이온을 1 내지 10KeV의 이온 주입 에너지로 5E15 내지 5E16atoms/㎠의 질소 이온을 주입하는 것이 바람직하다. 이때, 틸트를 전혀 가하지 않거나, 1 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시할 수도 있다. 또한 0 내지 360°범위의 트위스트(Twist)를 줄 수 있다.In the cobalt ion implantation, cobalt ions are implanted with nitrogen ions of 5E15 to 5E16 atoms / cm 2 at an ion implantation energy of 1 to 10 KeV. In this case, halo ion implantation may be performed in which no tilt is added or a tilt in a range of 1 to 60 ° is added. It can also give a twist in the range of 0 to 360 °.
열처리 공정은 30 내지 50℃/sec의 승온속도 범위의 RTP 장비를 이용하여 100% N2분위기와 400 내지 600℃ 온도범위에서 약 30 내지 120초간 어닐링하는 것이 바람직하다. 이를 통해 게이트 전극(20)과 소스/드레(34)인 상부에 모노실리사이드(NiSi + 일부 CoSi)상을 유도하는 것이 바람직하다. 제 1 열처리 공정후, 황산용액(H2SO4:H2O2= 4 :1)을 이용하여 미반응 니켈 및 코발트를 제거하기 위한 식각공정은 약 5 내지 10분간 실시하는 것이 바람직하다.The heat treatment process is preferably annealed for about 30 to 120 seconds in a 100% N 2 atmosphere and 400 to 600 ℃ temperature range using the RTP equipment in the temperature increase rate range of 30 to 50 ℃ / sec. Through this, it is preferable to induce a monosilicide (NiSi + some CoSi) phase on the gate electrode 20 and the source / drain 34. After the first heat treatment process, the etching process for removing unreacted nickel and cobalt using a sulfuric acid solution (H 2 SO 4 : H 2 O 2 = 4: 1) is preferably performed for about 5 to 10 minutes.
상술한 바와 같이, 본 발명은 니켈을 이용하여 실리사이드막을 형성함으로써, 실리콘 원자의 소모를 줄일 수 있고, 셀로우 정션을 형성할 수 있다.As described above, in the present invention, by forming a silicide film using nickel, it is possible to reduce the consumption of silicon atoms and to form a shallow junction.
또한, 니켈막을 형성한 다음 코발트 이온주입을 통하여 열적 안정성이 높은 니켈 실리사이드막을 형성할 수 있다.In addition, after the nickel film is formed, a nickel silicide film having high thermal stability may be formed through cobalt ion implantation.
또한, 콘택저항을 감소시킬 수 있고, 얕은 정션을 형성할 수 있으며, 단 채널 효과를 억제시킬 수 있다.In addition, the contact resistance can be reduced, a shallow junction can be formed, and the channel effect can be suppressed.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049419A KR101016337B1 (en) | 2003-07-18 | 2003-07-18 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049419A KR101016337B1 (en) | 2003-07-18 | 2003-07-18 | Method of manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050009619A true KR20050009619A (en) | 2005-01-25 |
| KR101016337B1 KR101016337B1 (en) | 2011-02-22 |
Family
ID=37222325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030049419A KR101016337B1 (en) | 2003-07-18 | 2003-07-18 | Method of manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101016337B1 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980029052A (en) * | 1996-10-25 | 1998-07-15 | 김영환 | Method for forming silicide layer of semiconductor device |
| KR100564416B1 (en) * | 1998-12-30 | 2006-07-06 | 주식회사 하이닉스반도체 | Salicide layer formation method of semiconductor device |
| KR100562710B1 (en) * | 2000-02-26 | 2006-03-23 | 삼성전자주식회사 | Method for manufacturing a semiconductor device |
| US6506637B2 (en) | 2001-03-23 | 2003-01-14 | Sharp Laboratories Of America, Inc. | Method to form thermally stable nickel germanosilicide on SiGe |
-
2003
- 2003-07-18 KR KR1020030049419A patent/KR101016337B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR101016337B1 (en) | 2011-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6797593B2 (en) | Methods and apparatus for improved mosfet drain extension activation | |
| US5874343A (en) | CMOS integrated circuit and method for forming source/drain areas prior to forming lightly doped drains to optimize the thermal diffusivity thereof | |
| KR100574172B1 (en) | Method for fabricating semiconductor device | |
| KR20080024273A (en) | Semiconductor device and manufacturing method thereof | |
| KR101022854B1 (en) | Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers | |
| KR100608368B1 (en) | Method of manufacturing semiconductor device | |
| KR100540341B1 (en) | Fabricating method of semiconductor device | |
| JP2733082B2 (en) | MOS device manufacturing method | |
| KR101024639B1 (en) | Method of manufacturing a semiconductor device | |
| KR100475538B1 (en) | Method of manufacturing a semiconductor device | |
| KR101024637B1 (en) | Method of manufacturing a semiconductor device | |
| KR100940438B1 (en) | Method of manufacturing a semiconductor device | |
| KR101016337B1 (en) | Method of manufacturing a semiconductor device | |
| KR100908387B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR100588784B1 (en) | Fabricating method of semiconductor device | |
| KR100740780B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR100273323B1 (en) | Semiconductor device and manufacturing method | |
| KR100561977B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100800777B1 (en) | Method of manufacturing semiconductor | |
| KR100228334B1 (en) | Method for fabricating mosfet in semiconductor device | |
| KR100546812B1 (en) | Fabricating method of semiconductor device | |
| KR100567030B1 (en) | Methood for manufacturing Transistor | |
| KR100772115B1 (en) | Method of manufacturing mosfet device | |
| KR100572212B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR100600253B1 (en) | Method For Manufacturing Semiconductor Devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140116 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150116 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |