KR100913054B1 - Method for manufacturing a semiconductor device - Google Patents
Method for manufacturing a semiconductor device Download PDFInfo
- Publication number
- KR100913054B1 KR100913054B1 KR1020020066118A KR20020066118A KR100913054B1 KR 100913054 B1 KR100913054 B1 KR 100913054B1 KR 1020020066118 A KR1020020066118 A KR 1020020066118A KR 20020066118 A KR20020066118 A KR 20020066118A KR 100913054 B1 KR100913054 B1 KR 100913054B1
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- heat treatment
- metal
- forming
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 80
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 63
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910001429 cobalt ion Inorganic materials 0.000 claims abstract description 15
- XLJKHNWPARRRJB-UHFFFAOYSA-N cobalt(2+) Chemical compound [Co+2] XLJKHNWPARRRJB-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- LCKIEQZJEYYRIY-UHFFFAOYSA-N Titanium ion Chemical compound [Ti+4] LCKIEQZJEYYRIY-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910021645 metal ion Inorganic materials 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- -1 titanium ions Chemical class 0.000 claims description 9
- 239000012298 atmosphere Substances 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 description 8
- 239000010941 cobalt Substances 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910021140 PdSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 금속 실리사이드층을 형성하기 위한 열처리공정 전에 금속층을 증착공정을 통해 형성하지 않고 이온주입공정을 통해 형성함으로써 금속 실리사이드층이 형성될 영역의 깊이 조절이 가능하고, 반도체 기판의 실리콘을 비정질화시킬 수 있어 균일한 금속 실리사이드층을 형성할 수 있는 반도체 소자의 제조방법을 개시한다.
The present invention relates to a method for manufacturing a semiconductor device, and by controlling the depth of the region where the metal silicide layer is to be formed by forming the metal layer through the ion implantation process without forming the metal layer prior to the heat treatment process for forming the metal silicide layer. Then, a method of manufacturing a semiconductor device capable of making the silicon of the semiconductor substrate amorphous, thereby forming a uniform metal silicide layer is disclosed.
반도체 소자, MOSFET, 실리사이드, 코발트 이온주입, 티타늄 이온주입Semiconductor device, MOSFET, silicide, cobalt ion implantation, titanium ion implantation
Description
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
1 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 소자 분리막100
104 : 웰 이온주입용 마스크 104: well ion implantation mask
106 : 게이트 산화막 108 : 게이트 전극106: gate oxide film 108: gate electrode
110 : 저농도 이온주입용 마스크110: low concentration ion implantation mask
112 : 제1 접합영역 114 : 제2 접합영역112: first junction region 114: second junction region
116 : 버퍼 산화막 118 : 스페이서116:
120 : 고농도 이온주입용 마스크120: high concentration ion implantation mask
122 : 제3 접합영역 124 : 소오스 및 드레인 접합영역122: third junction region 124: source and drain junction region
126 : 코발트 이온 주입영역126: cobalt ion implantation region
128 : 티타늄 이온 주입영역 128: titanium ion implantation area
130 : 코발트 디실리사이드층
130: cobalt dissilicide layer
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 후속 열처리공정시 실리사이드의 열화를 방지하여 소자의 안정성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device that can ensure the stability of the device by preventing degradation of the silicide during the subsequent heat treatment process.
반도체 소자가 고집적화, 고성능화 및 저전압화됨에 따라 미세패턴을 통한 트랜지스터 제조와 메모리 셀에서의 게이트의 길이의 감소 및 소자 특성을 만족시키기 위해 저저항 게이트 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위해 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 단채널효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위해 소오스 및 드레인의 접합 깊이(junction depth)를 얕게 형성하여 소오스 및 드레인의 기생 저항, 즉 면저항(sheet resistance) 및 콘택저항을 감소시키고 있는 추세이다. As semiconductor devices become highly integrated, high performance, and low voltage, low-resistance gate materials are required to fabricate transistors through micropatterns, reduce gate lengths and satisfy device characteristics in memory cells. In addition, the thickness of the gate insulating layer is gradually reduced to increase the channel current of the transistor and the memory cell due to the lower voltage. In addition, in order to prevent short channel effects due to the reduction of the gate length of the transistor and to secure a margin for punchthrough, the junction depth of the source and drain is formed to be shallow so that the source and drain are reduced. The parasitic resistance of, i.e., sheet resistance and contact resistance is decreasing.
최근에는 게이트, 소오스 및 드레인의 표면에 실리사이드를 형성하여 게이트 전극의 비저항과, 소오스 및 드레인의 면 저항과 콘택저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정에 대한 연구가 활발히 진행되고 있다. 살리사이드 공정이란 게이트, 소오스 및 드레인에만 선택적으로 실리사이드를 형성하는 공정이다. 여기서, 실리사이드로는 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등이 있다. Recently, researches on the salicide process have been actively conducted to form silicides on the surfaces of the gates, sources, and drains, thereby reducing the specific resistance of the gate electrodes and the surface and contact resistances of the sources and drains. It's going on. The salicide process is a process of selectively forming silicide only in the gate, source and drain. Here, the silicide includes titanium silicide (TiSi 2 ), group 8 silicides (PtSi 2 , PdSi 2 , CoSi 2 , and NiSi 2 ).
한편, 메모리 소자와 로직 소자가 동일 칩 내에 형성되는 MDL(Murged DRAM logic) 장치에서는 살리사이드 공정을 진행한 후 캐패시터를 형성하는데, 캐패시터의 형성시 가해지는 열처리에 의해 실리사이드가 응집(agglomeration)되어 소오스 및 드레인의 콘택저항과 면저항이 증가될 뿐만 아니라, 금속 원자의 확산으로 인하여 접합 누설 특성이 불량해지게 된다. 이에 따라, 고온 안정성과 낮은 비저항(resistivity)을 갖는 티타늄 실리사이드와 코발트 실리사이드가 가장 널리 사용되고 있다. 특히 0.25㎛급의 디자인 룰(design rule)을 갖는 반도체 소자에서는 게이트의 임계치수(critical dimension)에 대한 의존성이 적은 코발트 실리사이드가 주로 사용되고 있다. 이는 코발트 실리사이드가 티타늄 실리사이드에 비해 패턴형성시 선폭(line width)이 작아져 면저항이 증가되는 특성(line dependency)이 좋기 때문이다. 그러나, 코발트는 티타늄에 비해 실리콘의 소모량이 대략 1.5배 정도로 많다. 이 때문에, 실리사이드 형성후 후속 열처리에 따른 면저항의 증가 및 그레인 사이즈(grain size)의 증가에 의해 실리사이드 라인이 끊어져 소자의 안정성이 감소하게 된다.
On the other hand, in a MDL device in which a memory device and a logic device are formed in the same chip, a capacitor is formed after the salicide process, and the silicide is aggregated by heat treatment applied during formation of the capacitor, so that the source is formed. And the contact resistance and the sheet resistance of the drain not only increase, but also the junction leakage characteristic becomes poor due to the diffusion of metal atoms. Accordingly, titanium silicide and cobalt silicide having high temperature stability and low resistivity are most widely used. In particular, in the semiconductor device having a design rule of 0.25 µm, cobalt silicide having little dependence on the critical dimension of the gate is mainly used. This is because the cobalt silicide has a good line dependency, which increases the sheet resistance due to a smaller line width when forming a pattern than titanium silicide. However, cobalt consumes about 1.5 times as much silicon as titanium. For this reason, after the silicide formation, the silicide line is disconnected due to the increase in the sheet resistance and the grain size of the subsequent heat treatment, thereby reducing the stability of the device.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제를 해결하기 위해 안출된 것으로, 실리사이드 형성공정시 반도체 기판에 함유된 실리콘 원자의 소모를 감소시키는데 그 목적이 있다. Accordingly, the present invention has been made to solve the problems of the prior art described above, and an object thereof is to reduce the consumption of silicon atoms contained in the semiconductor substrate during the silicide formation process.
또한, 본 발명은 얕은 소오스 및 드레인 접합영역을 형성하는데 다른 목적이 있다. It is another object of the present invention to form shallow source and drain junction regions.
또한, 본 발명은 후속 열처리 공정시 실리사이드가 열화되는 것을 방지하는데 또 다른 목적이 있다. In addition, the present invention has another object to prevent degradation of the silicide during the subsequent heat treatment process.
또한, 본 발명은 실리사이드의 열화에 따른 소자의 안정성의 감소를 방지하는데 또 다른 목적이 있다.
In addition, another object of the present invention is to prevent a decrease in stability of the device due to deterioration of the silicide.
본 발명의 일측면에 따르면, 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계와, 금속 이온을 이용한 이온주입공정을 실시하여 상기 게이트 전극과 상기 소오스 및 드레인 접합영역의 일부에 금속 이온 주입영역을 형성하는 단계와, 전체 구조 상부에 대하여 열처리공정을 실시하여 상기 금속 이온주입영역에 함유된 금속 이온과 상기 반도체 기판에 함유된 실리콘을 반응시켜 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. According to an aspect of the invention, forming a gate electrode on the semiconductor substrate, forming a source and drain junction region on the semiconductor substrate exposed to both sides of the gate electrode, ion implantation process using metal ions Forming a metal ion implantation region in a portion of the gate electrode and the source and drain junction regions, and performing a heat treatment process on an upper portion of the entire structure, and the metal ions contained in the metal ion implantation region and the semiconductor substrate. It provides a method for manufacturing a semiconductor device comprising the step of reacting the silicon contained in to form a metal silicide layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various other forms, and only the embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to inform you completely.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 일례로 모스 전기장 효과 트랜지스터(Metal oxide Silicone Field Effect Transistors; MOSFET)를 도시하였다. 한편, 도 1 내지 도 7에서 도시된 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.1 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. Here, as an example, metal oxide silicone field effect transistors (MOSFETs) are shown. On the other hand, the same reference numerals shown in Figures 1 to 7 indicate the same component having the same function.
도 1을 참조하면, 반도체 기판(100)을 활성영역과 비활성영역, 즉 활성영역과 필드영역으로 정의하는 소자분리막(102)을 형성한다. 반도체 기판(100)은 실리콘을 포함한다. Referring to FIG. 1, an
소자분리막(102)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 그러나, 일반적으로, 소자의 고집적화에 따라 소자 간을 전기적으로 분리시키는 영역(즉, 필드영역)을 축소시키기 위해서는 버즈 비크(Bird's beak)가 거의 발생하지 않는 STI 공정을 이용하는 것이 바람직하다. The
STI 공정은 포토리소그래피(photolithography) 공정을 실시하여 반도체 기판(102)의 일부 영역, 즉 소자분리막(102)이 형성될 영역에 트렌치(미도시)를 형성한다. 그런 다음, 상기 트렌치를 HDP(High Density Plasam) 산화막을 매립하여 소자분리막(102)을 형성한다.
In the STI process, a trench (not shown) is formed in a portion of the
도 2를 참조하면, 반도체 기판(100) 상부에 포토레지스트(photoresist; 미도시)를 코팅(coating)한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(104; 이하, '웰 이온주입용 마스크'라 함)을 형성한다. Referring to FIG. 2, after a photoresist (not shown) is coated on the
이어서, 웰 이온주입용 마스크(104)를 이용한 웰(well) 이온주입공정을 실시하여 반도체 기판(100)의 활성영역에 P-웰 또는 N-웰 영역(미도시)을 형성한다. 이때, NMOSFET의 경우에는 보론(boron)이온을 주입하여 P-웰 영역을 형성하고, PMOSFET의 경우에는 인(Phosphorus) 또는 비소(Arsenic)를 이용하여 N-웰 영역을 형성한다. Subsequently, a well ion implantation process using the well
도 3을 참조하면, 웰 이온주입용 마스크(104)는 일반적인 스트립(strip) 공정에 의해 제거된다. 이후, 전체 구조 상부에 산화막(미도시)과 폴리실리콘층(미도시)을 증착한다. 그런 다음, 상기 산화막과 폴리실리콘층을 순차적으로 패터닝하여 게이트 산화막(106)과 게이트 전극(108)을 순차적으로 형성한다. 한편, 게이트 전극(108)은 불순물로 도핑되는데, 후속공정에서 이루어지는 고농도 이온주입공정시 도핑되거나, 폴리실리콘층 패터닝공정 전에 별도로 실시되는 도핑(doping)공정에 의해 도핑된다. Referring to FIG. 3, the well
이어서, 도 2에서 설명한 방법으로 저농도 이온주입용 마스크(110)를 형성한다. 그런 다음, 저농도 이온주입용 마스크(110)를 이용한 저농도 이온주입공정과 틸트(tilt) 이온주입공정 또는 틸트 이온주입공정과 저농도 이온주입공정을 순차적으로 실시하여 노출되는 웰 영역 상에 LDD(Lightly Doped Drain) 이온주입층(112; 이하, '제1 접합영역'이라 함)과 헤일로(halo) 이온주입층(114; 이하, '제2 접합영역'이라 함)을 형성한다. Subsequently, a low concentration
일반적으로, 반도체 소자는 제1 및 제2 접합영역(112 및 114)의 깊이에 따라 단채널효과 등이 발생하여 특성이 열화되는데, 이 때문에 제1 및 제2 접합영역(112 및 114)은 비교적 얕게 형성하는 것이 바람직하다. 소오스 및 드레인 접합영역(도 4의 '124'참조) 간의 캐리어(carrier)의 흐름은 제1 접합영역(112)을 비교적 얕게 형성함으로써 제어가 가능하다. 즉, 고집적화에 따라 반도체 소자의 크기는 감소하나, 동작전압은 감소하지 않고 있다. 이에 따라, 소오스 및 드레인 접합영역(124) 간에 매우 높은 전기장(electric field)이 집중되어 소오스 및 드레인 접합영역(124) 간에 원치않는 핫캐리어(즉, Hot Carrier Effect; HCE)가 흐르게 된다. 이러한 핫캐리어의 흐름을 억제하기 위하여 제1 접합영역(112)은 얕게 형성한다. 또한, 제2 접합영역(114)은 제1 접합영역(112)의 깊이 감소에 따른 채널 길이의 감소에 의해 문턱전압이 낮아지는 단채널효과를 개선하고자 이온 타겟에 틸트를 주어 이온주입공정을 통해 형성한다. In general, the semiconductor device has a short channel effect or the like due to the depths of the first and
도 4를 참조하면, 웰 이온주입용 마스크(110)는 일반적인 스트립 공정에 의해 제거된다. 이후, 게이트 산화막(106)과 게이트 전극(108)의 양측벽에 버퍼산화막(116)과 스페이서(118)를 순차적으로 형성한다. 여기서, 버퍼 산화막(116)은 도 3에서 설명한 게이트 전극(108)의 패터닝공정시 손상되는 양측벽을 보상하기 위하여 형성된다. 스페이서(118)는 질화막 또는 산화막(미도시)과 질화막의 적층 구조로 형성될 수 있다.
Referring to FIG. 4, the well
이어서, 도 2에서 설명한 방법으로 고농도 이온주입용 마스크(120)를 형성한다. 그런 다음, 고농도 이온주입용 마스크(120)를 이용한 고농도 이온주입공정을 실시하여 스페이서(118)에 의해 덮혀지지 않고 노출되는 제1 접합영역(112)과 제2 접합영역(114)의 일부에 고농도 접합영역(122; 이하, '제3 접합영역'이라 함)을 형성한다. 한편, 고농도 이온주입공정후 제3 접합영역(122)에 주입된 이온을 확산시키기 위하여 급속 열처리 공정(Rapid Temperature Process; RTP)을 진행할 수도 있다. 이로써, 제1 내지 제3 접합영역(112, 114, 122)을 포함하는 소오스 및 드레인 접합영역(124)이 형성된다. Next, a high concentration
도 5를 참조하면, 웰 이온주입용 마스크(120)는 일반적인 스트립 공정에 의해 제거된다. 이후, 전체 구조 상부 표면에 생성되거나, 잔존하는 산화막 또는 불순물을 제거하기 위하여 세정공정을 실시한다. 이때, 세정공정은 HF 용액, 즉 HF:H2O의 혼합비가 1:99이고, 22.5℃ 내지 23.5℃의 온도에서 60 내지 180초 동안 실시한다.Referring to FIG. 5, the well
이어서, 전체 구조 상부에 대하여 마스크없이 코발트 이온을 이용한 이온주입공정을 실시하여 코발트 이온이 주입된 영역(이하, '코발트 이온 주입영역'이라 함)(126)을 형성한다. 코발트 이온 주입영역(126)은 소오스 및 드레인 접합영역(124)의 일부에 형성되도록 이온주입에너지 및 코발트 이온의 도즈량을 적절히 조절하여 그 깊이를 조절한다. Subsequently, an ion implantation process using cobalt ions is performed on the upper portion of the entire structure without a mask to form a region (hereinafter referred to as a cobalt ion implantation region) 126 in which cobalt ions are implanted. The cobalt
코발트 이온을 이용한 이온주입공정은 10 내지 40KeV의 에너지로 5.0E16 내 지 2.0E17atoms/cm2의 코발트 이온을 주입하여 실시하되, 이온주입각은 0 내지 60°범위로 하고, 트위스트(twist)는 0 내지 360°범위로 하여 실시하는 것이 바람직하다.The ion implantation process using cobalt ions is carried out by injecting cobalt ions of 5.0E16 to 2.0E17 atoms / cm 2 with an energy of 10 to 40 KeV, with an ion implantation angle in the range of 0 to 60 ° and a twist of zero. It is preferable to carry out in the range of 360 degree.
도 6을 참조하면, 전체 구조 상부에 대하여 마스크없이 티타늄 이온을 이용한 이온주입공정을 실시하여 티타늄 이온이 주입된 영역(이하, '티타늄 이온 주입영역'이라 함)(128)을 형성한다. 티타늄 이온 주입영역(128)은 소오스 및 드레인 접합영역(124)의 상부 표면영역으로 한정하고, 많은 양의 티타늄 이온을 주입시킴으로써 코발트 이온 주입영역(126)을 반도체 기판(100)의 상부 표면으로 드러나지 않도록 한다. 이와 같이, 코발트 이온 주입영역(126)의 일부에 티타늄 이온을 주입함으로써 후속 제1 열처리공정(도 7참조)시 코발트 이온과 실리콘 간의 반응속도를 조절하는 것이 가능하다. Referring to FIG. 6, an ion implantation process using titanium ions is performed on the entire structure without a mask to form regions in which titanium ions are implanted (hereinafter, referred to as “titanium ion implantation regions”) 128. The titanium ion implantation region 128 is limited to the upper surface region of the source and drain
티타늄 이온을 이용한 이온주입공정은 1 내지 10KeV의 에너지로 5.0E16 내지 3.0E17atoms/cm2의 티타늄 이온을 주입하여 실시하되, 이온주입각은 0 내지 60°범위로 하고, 트위스트(twist)는 0 내지 360°범위로 하여 실시하는 것이 바람직하다.The ion implantation process using titanium ions is performed by injecting titanium ions of 5.0E16 to 3.0E17 atoms / cm 2 with an energy of 1 to 10 KeV, with an ion implantation angle of 0 to 60 ° and a twist of 0 to 10 It is preferable to carry out in 360 degree range.
도 7을 참조하면, 전체 구조 상부에 RTP 방식으로 열처리공정(이하, '제1 열처리공정'이라 함)을 공정을 실시하여 코발트 이온 주입영역(126)에 함유된 코발트 이온과 소오스 및 드레인 접합영역(124) 및 게이트 전극(108)에 함유된 실리콘을 서로 반응시켜 코발트 모노 실리사이드층(cobalt monosilicide layer; CoSi)(미도 시)을 형성한다. 이때, 제1 열처리공정은 RTP 장비의 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 500 내지 600℃의 온도까지 상승시켜 100% N2 가스 분위기에서 60 내지 240초 동안 급속 열처리로 실시한다.Referring to FIG. 7, a cobalt ion and a source and drain junction region included in the cobalt
이어서, 전체 구조 상부에 대하여 RTP 방식으로 열처리공정(이하, '제2 열처리공정'이라 함)을 실시하여 코발트 모노 실리사이드층을 낮은 비저항으로 상변이 시켜 최종 코발트 디실리사이드층(cobalt disilicide; CoSi2)(130)을 형성한다. 이때, 제2 열처리공정은 RTP 장비의 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 750 내지 1000℃의 온도까지 상승시켜 100% N2 가스 분위기에서 30 내지 120초 동안 실시한다. Subsequently, a heat treatment process (hereinafter, referred to as a 'second heat treatment process') is performed on the upper portion of the entire structure to phase-change the cobalt mono silicide layer to low specific resistance, thereby obtaining a final cobalt disilicide layer (CoSi 2 ). 130 is formed. At this time, the second heat treatment process is raised to a temperature of 750 to 1000 ℃ at a temperature increase rate of 30 to 50 ℃ / sec while maintaining the temperature in the chamber of the RTP equipment at 200 to 250 ℃ 30 in a 100% N 2 gas atmosphere To 120 seconds.
이어서, 제1 및 제2 열처리공정시 미반응된 코발트를 완전 반응시키고, 이온주입에 의한 손상(damage)을 없애기 위해 퍼니스(furnace) 방식으로 열처리공정을 추가로 실시할 수도 있다. 이때, 퍼니스 방식의 열처리공정은 퍼니스 장비의 챔버의 내의 온도를 750 내지 850℃로 유지한 상태에서 N2 분위기로 10분 내지 30분 동안 실시한다. Subsequently, in order to completely react the unreacted cobalt during the first and second heat treatment processes, and to eliminate damage caused by ion implantation, a heat treatment process may be further performed by a furnace method. At this time, the furnace-type heat treatment process is carried out for 10 minutes to 30 minutes in an N 2 atmosphere while maintaining the temperature in the chamber of the furnace equipment at 750 to 850 ℃.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 기술적 사상은 최종 실리사이드층을 형성하는데 있어서 코발트 또는 티타늄 이온에 한정되는 것이 아니라, 이온주입공정 이 가능한 모든 금속 물질은 모두 적용가능하다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In particular, the technical idea of the present invention is not limited to cobalt or titanium ions in forming the final silicide layer, and any metal material capable of ion implantation may be applicable. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에서는 금속 실리사이드층을 형성하기 위한 열처리공정 전에 금속층을 증착공정을 통해 형성하지 않고 이온주입공정을 통해 형성함으로써 금속 실리사이드층이 형성될 영역의 깊이 조절이 가능하고, 반도체 기판의 실리콘을 비정질화시킬 수 있어 균일한 금속 실리사이드층을 형성할 수 있다.As described above, in the present invention, the depth of the region where the metal silicide layer is to be formed can be controlled by forming the metal layer through the ion implantation process without forming the metal layer prior to the heat treatment process for forming the metal silicide layer. The silicon of the substrate can be amorphous to form a uniform metal silicide layer.
또한, 본 발명에서는 금속층을 이온주입공정에 의해 균일한 금속 실리사이드층을 형성함으로써 얕은 소오스 및 드레인 접합영역을 형성하는 것이 가능하고, 소자의 단채널 마진의 증대에 의한 소자 성능의 증대를 이룰 수 있으며, 이에 따라, 소자의 수율을 향상시킬 수 있다. In addition, in the present invention, a shallow source and drain junction region can be formed by forming a uniform metal silicide layer by an ion implantation process, and the device performance can be increased by increasing the short channel margin of the device. Therefore, the yield of an element can be improved.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020066118A KR100913054B1 (en) | 2002-10-29 | 2002-10-29 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020066118A KR100913054B1 (en) | 2002-10-29 | 2002-10-29 | Method for manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040037571A KR20040037571A (en) | 2004-05-07 |
| KR100913054B1 true KR100913054B1 (en) | 2009-08-20 |
Family
ID=37335868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020066118A KR100913054B1 (en) | 2002-10-29 | 2002-10-29 | Method for manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100913054B1 (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232545A (en) * | 1988-07-22 | 1990-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
| US5122479A (en) * | 1991-04-11 | 1992-06-16 | At&T Bell Laboratories | Semiconductor device comprising a silicide layer, and method of making the device |
| JPH09162396A (en) * | 1995-12-11 | 1997-06-20 | Nec Corp | Semiconductor device manufacturing method |
| JPH09251967A (en) * | 1996-03-15 | 1997-09-22 | Fujitsu Ltd | Manufacturing method for semiconductor device |
| KR100202633B1 (en) * | 1995-07-26 | 1999-06-15 | 구본준 | Method for manufacturing semiconductor device |
| US6096647A (en) * | 1999-10-25 | 2000-08-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form CoSi2 on shallow junction by Si implantation |
| KR20010066619A (en) * | 1999-12-31 | 2001-07-11 | 황인길 | Method for forming silicide by ion implantation |
-
2002
- 2002-10-29 KR KR1020020066118A patent/KR100913054B1/en active IP Right Grant
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232545A (en) * | 1988-07-22 | 1990-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
| US5122479A (en) * | 1991-04-11 | 1992-06-16 | At&T Bell Laboratories | Semiconductor device comprising a silicide layer, and method of making the device |
| KR100202633B1 (en) * | 1995-07-26 | 1999-06-15 | 구본준 | Method for manufacturing semiconductor device |
| JPH09162396A (en) * | 1995-12-11 | 1997-06-20 | Nec Corp | Semiconductor device manufacturing method |
| JPH09251967A (en) * | 1996-03-15 | 1997-09-22 | Fujitsu Ltd | Manufacturing method for semiconductor device |
| US6096647A (en) * | 1999-10-25 | 2000-08-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form CoSi2 on shallow junction by Si implantation |
| KR20010066619A (en) * | 1999-12-31 | 2001-07-11 | 황인길 | Method for forming silicide by ion implantation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040037571A (en) | 2004-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5963803A (en) | Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths | |
| KR0135163B1 (en) | Manufacturing method of mos transistor with shallow | |
| US5918130A (en) | Transistor fabrication employing formation of silicide across source and drain regions prior to formation of the gate conductor | |
| US7208383B1 (en) | Method of manufacturing a semiconductor component | |
| KR100574172B1 (en) | Method for fabricating semiconductor device | |
| KR20060130746A (en) | Integrated circuit metal silicide method | |
| JP2733082B2 (en) | MOS device manufacturing method | |
| KR100913054B1 (en) | Method for manufacturing a semiconductor device | |
| KR100903279B1 (en) | Method for manufacturing a semiconductor device | |
| KR100491419B1 (en) | Method for manufacturing a semiconductor device | |
| JP4186247B2 (en) | Method for manufacturing semiconductor device and method for forming conductive silicon film | |
| KR20040008631A (en) | Method for fabricating semiconductor device | |
| KR100705233B1 (en) | Method of manufacturing a semiconductor device | |
| KR20030055391A (en) | A method for forming a silicide layer of a semiconductor device | |
| US7364995B2 (en) | Method of forming reduced short channel field effect transistor | |
| KR101024639B1 (en) | Method of manufacturing a semiconductor device | |
| KR100628253B1 (en) | Method for Forming Self-Aligned Silcide of Semiconductor Device | |
| KR101016337B1 (en) | Method of manufacturing a semiconductor device | |
| KR100401500B1 (en) | Method of fabricating semiconductor devices | |
| KR100273323B1 (en) | Semiconductor device and manufacturing method | |
| KR100898257B1 (en) | Method for manufacturing of semiconductor device | |
| KR100940438B1 (en) | Method of manufacturing a semiconductor device | |
| KR20040054918A (en) | Method for manufacturing a semiconductor device | |
| KR101079873B1 (en) | Forming Method of Semiconductor Device | |
| JPH0955500A (en) | Forming method of semiconductor element and mosfet formed by the method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120720 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130730 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 11 |