KR20040054918A - Method for manufacturing a semiconductor device - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 모스 전기장 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a metal oxide semiconductor field effect transistor (MOSFET).
반도체 소자가 고집적화, 고성능화 및 저전압화됨에 따라 미세패턴을 통한 트랜지스터 제조와 메모리 셀에서의 게이트의 길이의 감소 및 소자 특성을 만족시키기 위해 저저항 게이트 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위해 게이트 산화막의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 단채널효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위해 소오스 및 드레인 접합영역의 깊이(junction depth)를 얕게 형성하여 소오스 및 드레인의 기생 저항, 즉 면저항(sheet resistance) 및 콘택저항을 감소시키고 있는 추세이다.As semiconductor devices become highly integrated, high performance, and low voltage, low-resistance gate materials are required to fabricate transistors through micropatterns, reduce gate lengths and satisfy device characteristics in memory cells. In addition, the thickness of the gate oxide film is gradually reduced to increase the channel current of the transistor and the memory cell due to the lower voltage. In addition, in order to prevent short channel effects due to the reduction of the gate length of the transistor and to secure a margin for punchthrough, the source and drain junction regions are formed to have a shallow depth of source and drain. Parasitic resistance of the drain, ie sheet resistance (sheet resistance) and contact resistance is a trend to reduce.
일반적으로 반도체 소자의 크기가 감소함에 따라, 특히 모스 전기장 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)의 경우 단채널 효과 및 게이트 길이 감소에 따른 Ioff 누설전류 증가, 핫 캐리어 효과(hot carrier effect) 등 반도체 소자의 동작의 어려움 및 반도체 소자 성능의 감소가 야기된다. 이러한 문제를 해결하기 위해서는 소오스 및 드레인 접합영역을 얇게 형성해야 한다. 최근 소오스 및 드레인 접합영역의 깊이를 감소시키기 위한 가장 보편적인 방법은 소오스 및 드레인 접합영역을 형성하기 위한 이온주입공정시 이온주입에너지를 낮추는 방법이다. 그러나, 이 방법은 도핑되는 영역만 감소되기 때문에 접합영역의 저항성분만 증가하게 되어 반도체 소자의 특성이 열화되는 문제가 야기되게 된다. 따라서, 소오스 및 드레인 접합영역의 깊이를 낮춤과 더불어 많은 도즈(dose)양을 도핑시킴으로써 얕은 접합영역을 형성시키는 기술이 시급히 필요한 실정이다.In general, as the size of a semiconductor device decreases, in particular, in the case of a metal oxide semiconductor field effect transistor (MOSFET), an Ioff leakage current increases due to a short channel effect and a gate length decrease, and a hot carrier effect. Difficulties in operation of the semiconductor device and reduction of semiconductor device performance are caused. To solve this problem, the source and drain junction regions must be formed thin. Recently, the most common method for reducing the depth of the source and drain junction region is a method of lowering the ion implantation energy in the ion implantation process for forming the source and drain junction region. However, since this method reduces only the doped region, only the resistance component of the junction region is increased, which causes a problem of deterioration of the characteristics of the semiconductor device. Therefore, there is an urgent need for a technique for forming a shallow junction region by reducing the depth of the source and drain junction regions and by doping a large amount of dose.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제를 해결하기 위해 안출된 것으로, 반도체 소자의 크기가 감소함에 따라, 특히 모스 전기장 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)의 경우 단채널 효과 및 게이트 길이 감소에 따른 Ioff 누설전류 증가, 핫 캐리어 효과(hot carrier effect) 등 반도체 소자의 동작의 어려움 및 반도체 소자 성능의 감소가 야기되는 문제를 해결하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems of the prior art, and as the size of the semiconductor device decreases, in particular, in the case of a metal oxide semiconductor field effect transistor (MOSFET), a short channel effect and The purpose of the present invention is to solve problems such as an increase in Ioff leakage current, a hot carrier effect, and a decrease in semiconductor device performance, such as a decrease in gate length.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
102 : 반도체 기판 104 : 소자 분리막102 semiconductor substrate 104 device isolation film
108 : 게이트 산화막 110 : 폴리실리콘막108: gate oxide film 110: polysilicon film
112 : 게이트 전극 116 : 제1 접합영역112: gate electrode 116: first junction region
118 : 제2 접합영역 120 : 버퍼 산화막118: second junction region 120: buffer oxide film
122 : 스페이서용 질화막 124 : 스페이서122 nitride film for spacer 124 spacer
128 : 제3 접합영역 130 : 소오스 및 드레인 접합영역128: third junction region 130: source and drain junction region
132 : 코발트 디실리사이드층132: cobalt dissilicide layer
본 발명의 일측면에 따르면, 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 안티몬 이온을 국부적으로 주입한 후, 연속적으로 비소 이온을 주입하여 LDD 접합영역을 형성하는 단계와, 전체 구조 상부에 스페이서용 질화막을 증착한 후 식각공정을 실시하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 고농도 이온주입공정을 실시하여 상기 LDD 접합영역보다 깊은 고농도 접합영역을 형성하고, 이로 인해 상기 LDD 접합영역과 상기 고농도 접합영역으로 이루어진 소오스 및 드레인 접합영역이 형성되는 단계와, 전체 구조 상부에 금속층을 증착한 후 적어도 1회의 열처리공정을 실시하여 상기 금속층과 상기 게이트 전극, 상기 금속층과 상기 소오스 및 드레인 접합영역 간의 반응을 유도하여 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.According to one aspect of the invention, forming a gate electrode on the semiconductor substrate, and locally implanted antimony ions to the semiconductor substrate exposed to both sides of the gate electrode, and then continuously implanted arsenic ions to LDD junction Forming a spacer, forming a spacer nitride film over the entire structure, and performing an etching process to form spacers on both sidewalls of the gate electrode, and high concentration on the semiconductor substrate exposed to both sides of the gate electrode. Performing an ion implantation process to form a high concentration junction region deeper than the LDD junction region, thereby forming a source and drain junction region consisting of the LDD junction region and the high concentration junction region, and depositing a metal layer over the entire structure The metal layer and the gate by performing a heat treatment process at least once. It provides a method of manufacturing a semiconductor device comprising the step of inducing a reaction between the electrode, the metal layer and the source and drain junction region to form a metal silicide layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 일례로 모스 전기장 효과 트랜지스터(Metal oxide Silicone Field Effect Transistors; MOSFET)를 도시하였다. 한편, 도 1 내지 도 6에서 도시된 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. Here, as an example, metal oxide silicone field effect transistors (MOSFETs) are shown. On the other hand, the same reference numerals shown in Figures 1 to 6 indicate the same component having the same function.
도 1을 참조하면, 반도체 기판(102)을 액티브 영역(active region)과 필드 영역(field region)으로 정의하는 소자 분리막(104)을 형성한다. 이때, 소자 분리막(102)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow TrenchIsolation) 공정을 이용하여 형성한다. 일반적으로, 반도체 소자의 고집적화에 따라 소자 간을 전기적으로 분리시키는 영역(즉, 필드영역)을 축소시키기 위해서는 버즈 비크(bird's beak)가 거의 발생하지 않는 STI 공정을 이용하는 것이 바람직하다.Referring to FIG. 1, an isolation layer 104 defining a semiconductor substrate 102 as an active region and a field region is formed. In this case, the device isolation layer 102 is formed using a LOCOS (LOCal Oxidation of Silicon) process or a STI (Shallow Trench Isolation) process. In general, it is preferable to use an STI process in which a bird's beak hardly occurs in order to reduce a region (that is, a field region) electrically separating the devices according to high integration of semiconductor devices.
도 2를 참조하면, 전체 구조 상부에 포토레지스트(photoresist; 미도시)를 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(106)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(106)을 웰 이온주입용 마스크로 이용한 웰(well) 이온주입공정을 실시하여 반도체 기판(102)의 액티브 영역에 P-웰 또는 N-웰 영역(미도시)을 형성한다. 예컨대, NMOSFET의 경우에는 보론(boron)이온을 주입하여 P-웰 영역을 형성하고, PMOSFET의 경우에는 인(phosphorus) 또는 비소(arsenic)를 이용하여 N-웰 영역을 형성한다. 이후, 상기 포토레지스트 패턴(106)을 스트립 공정을 실시하여 제거한다.Referring to FIG. 2, a photoresist (not shown) is applied over an entire structure, and then an exposure process and a development process using a photo mask are sequentially performed to form a photoresist pattern 106. Then, a well ion implantation process using the photoresist pattern 106 as a well ion implantation mask is performed to form a P-well or an N-well region (not shown) in the active region of the semiconductor substrate 102. Form. For example, in the case of an NMOSFET, boron ions are implanted to form a P-well region, and in the case of a PMOSFET, an N-well region is formed using phosphorus or arsenic. Thereafter, the photoresist pattern 106 is removed by performing a strip process.
도 3을 참조하면, 전체 구조 상부에 게이트 산화막(108)과 게이트 전극용 폴리실리콘막(110)을 순차적으로 증착한다. 그런 다음, 게이트 산화막(108)과 게이트 전극용 폴리실리콘막(110)을 패터닝하여 게이트 전극(112)을 형성한다. 한편, 게이트 전극(112)은 불순물로 도핑되는데, 후속공정에서 이루어지는 고농도 이온주입공정시 도핑되거나, 폴리실리콘막 패터닝공정 전에 별도로 실시되는 도핑공정에 의해 도핑된다.Referring to FIG. 3, a gate oxide film 108 and a polysilicon film 110 for a gate electrode are sequentially deposited on the entire structure. Thereafter, the gate oxide film 108 and the polysilicon film 110 for gate electrodes are patterned to form the gate electrode 112. On the other hand, the gate electrode 112 is doped with an impurity, which is doped in a high concentration ion implantation process performed in a subsequent process, or is doped by a doping process performed separately before the polysilicon film patterning process.
도 4를 참조하면, 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(114)을 형성한다.Referring to FIG. 4, after the photoresist is coated on the entire structure, an exposure process and a development process using a photo mask are sequentially performed to form a photoresist pattern 114.
이어서, 포토레지스트 패턴(114)을 LDD(Lightly Doped Drain) 이온주입마스크로 이용한 LDD 이온주입공정을 실시하여 게이트 전극(112)의 양측으로 노출되는 반도체 기판(102)에 LDD 이온주입층(이하, '제1 접합영역'이라 함)(116)을 형성한다.Next, an LDD ion implantation process using the photoresist pattern 114 as a lightly doped drain (LDD) ion implantation mask is performed to expose the LDD ion implantation layer to the semiconductor substrate 102 exposed to both sides of the gate electrode 112. A first junction region 116).
이어서, 포토레지스트 패턴(114)을 그대로 마스크로 이용한 헤일로(halo) 이온주입공정을 제1 접합영역(116)보다 깊게 헤일로 이온주입층(이하, '제2 접합영역'이라 함)(118)을 형성한다. 이로써, 제1 및 제2 접합영역(116 및 118)로 이루어진 LDD 접합영역이 형성된다.Subsequently, the halo ion implantation process using the photoresist pattern 114 as a mask is performed deeper than the first junction region 116, and thus the halo ion implantation layer (hereinafter referred to as a “second junction region”) 118 is formed. Form. As a result, an LDD junction region formed of the first and second junction regions 116 and 118 is formed.
상기에서는 LDD 이온주입공정을 먼저 진행하여 제1 접합영역(116)을 형성한 후 헤일로 이온주입공정을 진행하여 제2 접합영역(118)을 형성하고 있으나, 이는 일례로서, 헤일로 이온주입공정을 먼저 진행하여 제2 접합영역(118)을 형성한 후 LDD 이온주입공정을 진행하여 제2 접합영역(118) 내에 제1 접합영역(116)을 형성할 수 있다.In the above, the LDD ion implantation process is first performed to form the first junction region 116, and then the halo ion implantation process is performed to form the second junction region 118. However, as an example, the halo ion implantation process is performed first. After the formation of the second junction region 118, the LDD ion implantation process may be performed to form the first junction region 116 in the second junction region 118.
상기에서, LDD 이온주입공정 및/또는 헤일로 이온주입공정은 덩어리(mass)가 큰 도펀트(dopant)를 혼합하여 이온주입한다. 즉, 안티몬(antimony; Sb) 이온을 이용하여 진행한 후 연속적으로 비소(arsenic; As) 이온을 이용하여 실시한다. 안티몬 이온주입공정을 진행하게 되면, 국부적으로 이온이 주입됨과 아울러 이온이 주입되는 부분이 비정질화되는 특성이 나타나게 된다. 이후, 비소 이온주입공정을 진행하게 되면 매우 얕은 접합영역을 갖게 된다.In the above, the LDD ion implantation process and / or the halo ion implantation process is ion implanted by mixing a dopant having a large mass. That is, it proceeds using antimony (Sb) ions and then continuously using arsenic (As) ions. When the antimony ion implantation process is performed, the ions are implanted locally and the portion where the ions are implanted is amorphous. Subsequently, when the arsenic ion implantation process is performed, a very shallow junction region is obtained.
상기에서 안티몬 이온주입공정은 1 내지 5KeV의 이온주입에너지에서 1.0E14 내지 1.0E15atoms/cm2의 도즈(dose)로 실시하되, 틸트(tilt)는 0 내지 60°범위로 하고, 트위스트(twist)는 0 내지 360°범위로 하여 실시한다. 한편, 비소 이온주입공정은 1 내지 10KeV의 이온주입에너지에서 1.0E14 내지 1.0E15atoms/cm2의 도즈로 실시하되, 틸트는 0 내지 60°범위로 하고, 트위스트는 0 내지 360°범위로 하여 실시한다.The antimony ion implantation process is performed at a dose of 1.0E14 to 1.0E15 atoms / cm 2 at an ion implantation energy of 1 to 5 KeV, but the tilt is in the range of 0 to 60 °, and the twist is It carries out in 0 to 360 degree range. On the other hand, the arsenic ion implantation process is carried out at a dose of 1.0E14 to 1.0E15 atoms / cm 2 at an ion implantation energy of 1 to 10 KeV, with a tilt of 0 to 60 ° and a twist of 0 to 360 °. .
이어서, LDD 이온주입마스크로 이용되는 포토레지스트 패턴(114)는 스트립 공정에 의해 제거된다. 그런 다음, 제1 및 제2 접합영역(116 및 118)에 주입된 이온을 목표치 깊이로 확산시키기 위하여 RTP(Rapid Temperature Process)를 진행할 수 있다. 이때, RTP는 800 내지 1000℃의 온도범위 내에서 유지시간은 0(zero) 초로 진행하되, 열처리 승온속도는 100 내지 400℃/sec의 범위로 진행하며, 하강속도는 50 내지 90℃/sec의 범위로 진행한다. 또한, RTP 진행시 RTP 장비의 챔버 내의 분위기는 100% N2분위기를 유지한다.Subsequently, the photoresist pattern 114 used as the LDD ion implantation mask is removed by a strip process. Thereafter, a rapid temperature process (RTP) may be performed to diffuse ions implanted into the first and second junction regions 116 and 118 to a target depth. At this time, the RTP is maintained in the temperature range of 800 to 1000 ℃ to 0 (zero) seconds, the heat treatment temperature rising rate proceeds in the range of 100 to 400 ℃ / sec, the falling rate of 50 to 90 ℃ / sec Proceed to range. In addition, the atmosphere in the chamber of the RTP equipment during the RTP process maintains 100% N 2 atmosphere.
일반적으로, 반도체 소자는 제1 및 제2 접합영역(116 및 118)의 깊이에 따라 단채널 효과 등이 발생하여 특성이 열화된다. 이 때문에 제1 및 제2 접합영역(116 및 118)은 비교적 얕게 형성하는 것이 바람직하다. 소오스 및 드레인 접합영역(도 5의 '130'참조) 간의 캐리어(carrier)의 흐름은 제1 접합영역(116)을 비교적 얕게 형성함으로써 제어가 가능하다. 즉, 고집적화에 따라 반도체 소자의 크기는 감소하나, 동작전압은 감소하지 않고 있다. 이에 따라, 소오스 및 드레인 접합영역(130) 간에 매우 높은 전기장(electric field)이 집중되어 소오스 및 드레인 접합영역(130) 간에 원치않는 핫캐리어(즉, Hot Carrier Effect; HCE)가 흐르게 된다. 이러한 핫캐리어의 흐름을 억제하기 위하여 제1 접합영역(116)은 얕게 형성한다. 또한, 제2 접합영역(118)은 제1 접합영역(116)의 깊이 감소에 따른 채널 길이의 감소에 의해 문턱전압이 낮아지는 단채널 효과를 개선하고자 이온 타겟에 틸트를 주어 이온주입공정을 통해 형성한다.In general, the semiconductor device may have a short channel effect or the like depending on the depths of the first and second junction regions 116 and 118, thereby deteriorating characteristics. For this reason, it is preferable to form the first and second junction regions 116 and 118 relatively shallowly. The flow of carriers between the source and drain junction regions (see '130' in FIG. 5) can be controlled by forming the first junction region 116 relatively shallow. That is, the size of the semiconductor device decreases with increasing integration, but the operating voltage does not decrease. As a result, a very high electric field is concentrated between the source and drain junction regions 130, causing an unwanted hot carrier (i.e., Hot Carrier Effect (HCE)) to flow between the source and drain junction regions 130. In order to suppress the flow of the hot carrier, the first junction region 116 is formed to be shallow. In addition, the second junction region 118 is tilted to give an ion target an ion implantation process to improve the short channel effect of lowering the threshold voltage due to a decrease in channel length due to a decrease in the depth of the first junction region 116. Form.
도 5를 참조하면, 게이트 전극(112)의 양측벽에 버퍼 산화막(120)을 형성한다. 이때, 버퍼 산화막(120)은 습식산화방식 또는 건식산화방식을 이용한 산화공정을 실시하여 형성한다. 여기서, 버퍼 산화막(120)은 도 3에서 설명한 게이트 전극(112)의 패터닝 공정시 손상되는 게이트 전극(112)의 양측벽을 보상하는 기능을 한다.Referring to FIG. 5, a buffer oxide layer 120 is formed on both sidewalls of the gate electrode 112. In this case, the buffer oxide film 120 is formed by performing an oxidation process using a wet oxidation method or a dry oxidation method. Here, the buffer oxide film 120 compensates for both sidewalls of the gate electrode 112 that are damaged during the patterning process of the gate electrode 112 described with reference to FIG. 3.
이어서, 전체 구조 상부에 스페이서용 질화막(122)을 증착한다. 그런 다음 식각 마스크없이 블랭켓(blanket) 또는 에치백(etch back) 공정을 실시한다. 이로써, 게이트 전극(112)의 양측벽에는 버퍼 산화막(120)과 스페이서용 질화막(122)으로 이루어진 스페이서(124)가 형성된다.Subsequently, a nitride film 122 for spacers is deposited on the entire structure. A blanket or etch back process is then performed without an etch mask. As a result, spacers 124 formed of a buffer oxide film 120 and a spacer nitride film 122 are formed on both sidewalls of the gate electrode 112.
이어서, 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(126)을 형성한다. 그런 다음, 포토레지스트 패턴(126)을 고농도 이온주입마스크로 이용한 고농도 이온주입공정을 실시하여 스페이서(124)에 의해 덮혀지지 않고 노출되는 제1 접합영역(116)과 제2 접합영역(118)의 일부에 고농도 접합영역(이하, '제3 접합영역'이라 함)(128)을 형성한다.Subsequently, after the photoresist is applied over the entire structure, the photoresist pattern 126 is formed by sequentially performing an exposure process and a development process using a photomask. Then, a high concentration ion implantation process using the photoresist pattern 126 as a high concentration ion implantation mask is performed to cover the first junction region 116 and the second junction region 118 that are not covered by the spacer 124. A high concentration junction region (hereinafter referred to as 'third junction region') 128 is formed in a portion.
이어서, 포토레지스트 패턴(126)을 스트립 공정을 실시하여 제거한 후 제3 접합영역(128)에 주입된 이온을 확산시키기 위하여 RTP를 진행할 수 있다. 이로써, 제1 내지 제3 접합영역(116, 118, 128)으로 이루어진 소오스 및 드레인 접합영역(130)이 형성된다.Subsequently, the photoresist pattern 126 may be removed by performing a strip process, and then RTP may be performed to diffuse ions implanted into the third junction region 128. As a result, source and drain junction regions 130 including the first to third junction regions 116, 118, and 128 are formed.
도 6을 참조하면, 전체 구조 상부에 금속층, 예컨대 코발트층(미도시)을 증착한다. 그런 다음, 상기 코발트층 상부에 캡핑층(capping layer; 미도시)을 증착할 수 있다. 여기서, 상기 캡핑층은 코발트층을 증착한 후 동일 챔버내에서 인-시튜(in-situ)로 증착한다.Referring to FIG. 6, a metal layer, such as a cobalt layer (not shown), is deposited over the entire structure. Then, a capping layer (not shown) may be deposited on the cobalt layer. Here, the capping layer is deposited in-situ in the same chamber after depositing the cobalt layer.
이어서, 전체 구조 상부에 RTP 방식으로 열처리공정을 적어도 1회 이상 반복적으로 실시한다. 예컨대 코발트층을 증착한 후 1차 열처리공정을 실시하여 코발트층과 소오스 및 드레인 접합영역(130) 및 게이트 전극(112)의 반응을 유도하여 모노 코발트 실리사이드층(mono cobalt silicide layer; CoSi)을 형성한다. 그런 다음, 반도체 기판 상에 잔재하는 미반응 물질을 제거하기 위하여 세정공정을 실시한다. 그런 다음, 전체 구조 상부에 제2 열처리공정을 실시하여 모노 코발트 실리사이드층을 낮은 비저항으로 상변이 시켜 최종 코발트 디실리사이드층(cobalt disilicide; CoSi2)(132)을 형성한다.Subsequently, the heat treatment process is repeatedly performed at least once on the whole structure by the RTP method. For example, after depositing a cobalt layer, a first heat treatment process is performed to induce a reaction between the cobalt layer, the source and drain junction regions 130, and the gate electrode 112 to form a mono cobalt silicide layer (CoSi). do. Then, a cleaning process is performed to remove unreacted substances remaining on the semiconductor substrate. Then, a second heat treatment process is performed on the entire structure to phase change the mono cobalt silicide layer to a low specific resistance to form a final cobalt disilicide layer (CoSi 2 ) 132.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에서는 CMOSFET 소자 중, 특히 NMOSFET 소자의 특성 개선을 위하여 소오스 및 드레인 접합영역에 덩어리가 큰 도펀트를 혼합이온주입함과 아울러 추가로 최소한의 유지시간을 갖는 열처리공정을 실시함으로써 도핑농도가 매우 높은 얕은 접합영역을 형성할 수 있으며, 이에 따라 단채널 효과를 억제시킬 수 있다. 따라서, 소자의 단채널 마진의 증대에 의한 소자 성능의 증대를 이룰 수 있으며, 이를 통한 수율을 향상시킬 수 있다.As described above, in the present invention, in order to improve the characteristics of the CMOSFET device, in particular, the NMOSFET device, a mixed ion is injected into the source and drain junction regions, and a heat treatment process having a minimum holding time is further performed. As a result, a shallow junction region having a very high doping concentration can be formed, whereby a short channel effect can be suppressed. Therefore, the device performance can be increased by increasing the short channel margin of the device, thereby improving the yield.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020081255A KR20040054918A (en) | 2002-12-18 | 2002-12-18 | Method for manufacturing a semiconductor device |
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| KR1020020081255A KR20040054918A (en) | 2002-12-18 | 2002-12-18 | Method for manufacturing a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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| KR20040054918A true KR20040054918A (en) | 2004-06-26 |
Family
ID=37347660
Family Applications (1)
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|---|---|---|---|
| KR1020020081255A KR20040054918A (en) | 2002-12-18 | 2002-12-18 | Method for manufacturing a semiconductor device |
Country Status (1)
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| KR (1) | KR20040054918A (en) |
-
2002
- 2002-12-18 KR KR1020020081255A patent/KR20040054918A/en not_active Application Discontinuation
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