KR100386623B1 - method for manufacturing of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 9
- 229910052787 antimony Inorganic materials 0.000 claims abstract description 8
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims abstract description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052738 indium Inorganic materials 0.000 claims abstract description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 125000005843 halogen group Chemical group 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 8
- 125000004429 atom Chemical group 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 239000004020 conductor Substances 0.000 abstract description 2
- 125000001475 halogen functional group Chemical group 0.000 abstract 1
- 230000001052 transient effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000002844 melting Methods 0.000 description 6
- 230000008018 melting Effects 0.000 description 6
- -1 halo ions Chemical class 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Abstract
본 발명은 TED(Transient Enhanced Diffusion) 현상을 최소화시킴으로서 게이트 길이 감소에 따른 문턱전압이 높아지는 RSCE(Reverse Short Channel Effect)현상을 최소화하도록 하여 소자의 특성 및 수율을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판의 일정 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 실시하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극을 마스크로 이용하여 일정한 틸트를 주어 인듐, 비소, 안티몬 중에서 선택적으로 어느 하나를 주입하여 상기 반도체 기판 표면내 LDD 영역의 주변에 할로 영역을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 실시하는 단계와, 상기 게이트 전극 및 소오스/드레인 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention provides a method for manufacturing a semiconductor device to minimize the TED (Transient Enhanced Diffusion) phenomenon to minimize the reverse short channel effect (RSCE) phenomenon of increasing the threshold voltage according to the reduction of the gate length to improve the characteristics and yield of the device A method of manufacturing a semiconductor device, the method comprising: forming a gate electrode through a gate insulating film in a predetermined region of a semiconductor substrate, forming an LDD region in a surface of the semiconductor substrate on both sides of the gate electrode, and performing a heat treatment process on the semiconductor substrate; Forming sidewall spacers on both sides of the gate electrode, and selectively injecting any one of indium, arsenic, and antimony by giving the predetermined tilt using the gate electrode as a mask to surround the LDD region in the surface of the semiconductor substrate. Forming a halo region, and the gate electrodes Forming a source / drain region in the surface of the conductor substrate, performing a heat treatment process on the semiconductor substrate, and forming a metal silicide film on the surface of the semiconductor substrate on which the gate electrode and the source / drain region are formed; Characterized by forming.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성을 향상시키도록 하는데 적당한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device suitable for improving the characteristics of the device.
일반적으로 로직(logic) 소자의 크기가 감소됨에 따라 HCE(Hot CarrierEffect), SCE(Short Channel Effect) 및 RSCE(Reverse SCE) 등과 같이 소자 작동의 어려움 및 소자 성능 감소를 파생적으로 유도하는 문제점을 해결하기 위해서 틸트(tilt)를 주어 국부적으로 웰 농도를 높여주는 할로(halo) 이온을 소오스/드레인 영역에 주입시켜주면 정션의 안쪽벽에서만 국부적으로 도핑농도를 증가시켜 줄 수 있으므로, 기판농도를 증가시키지 않으면서 채널길이를 더욱 짧게 만들 수 있다.In general, as the size of logic devices decreases, problems such as Hot Carrier Effect (HCE), Short Channel Effect (SCE), and Reverse SCE (Reverse SCE), which induce device difficulty and device performance reduction, are induced. If halo ions are injected into the source / drain regions to give a tilt to increase the well concentration locally, the doping concentration can be increased locally only at the inner wall of the junction. This makes the channel length shorter.
또한, 같은 채널길이에 대하여 펀치스루(Punch-through)현상을 억제시켜주므로 접합 브레이크다운 전압을 증가시키고, 기판 전체의 농도를 증가시키는 것이 아니라 국부적으로 필요한 부분에만 농도를 증가시켜 주기 때문에 비용을 절감할 수 있다.In addition, the punch-through phenomenon is suppressed for the same channel length, thereby reducing the cost because the junction breakdown voltage is increased and the concentration is increased only at the locally required portion instead of increasing the overall concentration of the substrate. can do.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 격리막(12)을 형성한다.As shown in FIG. 1A, a device isolation film 12 is formed by performing a shallow trench isolation (STI) process on a field region of a semiconductor substrate 11 defined as an active region and a field region.
여기서 STI 공정은 반도체 기판(11)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성한 후 트랜치 내부를 절연막으로 매립하는 기술이다.The STI process is a technique of selectively removing a field region of the semiconductor substrate 11 to form a trench having a predetermined depth, and then filling the inside of the trench with an insulating film.
이어, 상기 소자 격리막(12)을 포함한 반도체 기판(11)의 전면에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 PMOS 트랜지스터 또는 NMOS 트랜지스터가 형성될 영역을 노출시킨다.Subsequently, after the photoresist (not shown) is coated on the entire surface of the semiconductor substrate 11 including the device isolation layer 12, the photoresist is patterned by an exposure and development process to form a region where a PMOS transistor or an NMOS transistor is to be formed. Expose
그리고 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 반도체 기판( )의 전면에 n형 또는 p형 불순물 이온을 선택적으로 주입하여 n웰(well) 영역(도시되지 않음) 또는 p형 웰 영역을 형성한다.The n-type or p-type impurity ions are selectively implanted into the entire surface of the semiconductor substrate using the patterned photoresist as a mask to form an n well region (not shown) or a p-type well region. .
여기서 상기 각 웰 영역은 CMOS 소자를 형성할 때 포토레지스트를 마스크로 이용하여 소자 격리막(12)에 의해 격리된 반도체 기판(11)의 액티브 영역에 선택적으로 n형 불순물 또는 p형 불순물 이온을 주입하여 n웰 영역과 p웰 영역을 각각 형성하는 것이다.Here, each well region is formed by selectively implanting n-type impurities or p-type impurity ions into the active region of the semiconductor substrate 11 isolated by the device isolation layer 12 using a photoresist as a mask when forming a CMOS device. The n well region and the p well region are formed respectively.
즉, PMOS 트랜지스터를 형성할 경우 인(Phosphorus) 또는 비소(Arsenic) 이온을 주입하여 n웰 영역을 형성하고, NMOS 트랜지스터를 형성할 경우 붕소(boron) 이온을 주입하여 p웰 영역을 형성한다.That is, n-well regions are formed by implanting phosphorous or arsenic ions when forming PMOS transistors, and p-well regions are formed by implanting boron ions when forming NMOS transistors.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 게이트 산화막(13) 및 게이트 전극용 폴리 실리콘막을 차례로 형성한다.As shown in FIG. 1B, a gate oxide film 13 and a polysilicon film for a gate electrode are sequentially formed on the entire surface of the semiconductor substrate 11.
이어, 포토 및 식각 공정을 진행하여 상기 폴리 실리콘막 및 게이트 산화막(13)을 선택적으로 제거하여 게이트 전극(14)을 형성한다.Subsequently, the polysilicon layer and the gate oxide layer 13 are selectively removed to form a gate electrode 14 by performing a photo and etching process.
그리고 상기 게이트 전극(14)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 LDD(Lightly Doped Drain) 이온 주입 공정을 실시하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 영역(15)을 형성한다.In addition, an LDD (Lightly Doped Drain) ion implantation process is performed on the entire surface of the semiconductor substrate 11 using the gate electrode 14 as a mask, thereby forming an LDD region in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14. (15) is formed.
도 1c에 도시한 바와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 반도체 기판(11)의 전면에 틸트(tilt)를 주어 불순물 이온을 주입하여 반도체 기판(11) 표면내의 상기 LDD 영역(15) 주변에 할로 영역(16)을 형성한다.As shown in FIG. 1C, the LDD region 15 in the surface of the semiconductor substrate 11 is implanted by imparting impurity ions by applying a tilt to the entire surface of the semiconductor substrate 11 using the gate electrode 14 as a mask. To form a halo region 16.
여기서 할로 영역(16)을 형성하기 위해 주입되는 이온은 반도체 기판(11) 또는 각 웰 영역과 동일 도전형을 갖는 붕소(boron) 또는 인(Phosphorus) 등의 불순물 이온이다.The ions implanted to form the halo region 16 are impurity ions such as boron or phosphorus having the same conductivity type as the semiconductor substrate 11 or each well region.
한편, 할로 영역(16)은 소자의 크기가 감소함에 따라 파생적으로 발생하는 문제점의 하나인 HCE(Hot Carrier Effect) 현상을 해결하기 위하여 드레인(drain) 영역 중 좀더 낮은 농도 영역을 만들어 국부적으로 전기장이 집중되는 현상을 감소시키기 위해 형성한다.On the other hand, the halo region 16 creates a lower concentration region of the drain region in order to solve the HCE (Hot Carrier Effect) phenomenon, which is one of the problems that arises as the size of the device decreases. Form to reduce concentration phenomenon.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(14)의 양측면에 측벽 스페이서(17)를 형성한다.As shown in FIG. 1D, after an insulating film is formed on the entire surface of the semiconductor substrate 11 including the gate electrode 14, an etch back process is performed on the entire surface to form sidewall spacers on both sides of the gate electrode 14. 17).
여기서 상기 측벽 스페이서(17)를 형성하기 위해 사용되는 절연막은 SiN 및 Si3N4등의 나이트라이드(nitride) 계열 물질을 사용한다.In this case, an insulating layer used to form the sidewall spacers 17 uses nitride-based materials such as SiN and Si 3 N 4 .
이어, 상기 게이트 전극(14) 및 측벽 스페이서(17)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오소/드레인용 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 소오스/드레인 영역(18)을 형성한다.Subsequently, source and drain impurity ions are implanted into the entire surface of the semiconductor substrate 11 by using the gate electrode 14 and the sidewall spacers 17 as masks, thereby providing semiconductor substrates 11 on both sides of the gate electrode 14. ) Source / drain regions 18 are formed in the surface.
도 1e에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 고융점 금속막(예를 들면, 코발트 또는 티타늄)을 증착하고, 열처리 공정을 실시하여 노출된 게이트 전극(14) 및 소오스/드레인 영역(18)이 형성된 반도체 기판(11)과 고융점 금속을 반응시키어 표면에 금속 실리사이드막(19)을 형성한다.As shown in FIG. 1E, a high melting point metal film (eg, cobalt or titanium) is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 14, and the exposed gate electrode is subjected to a heat treatment process. A metal silicide film 19 is formed on the surface by reacting the semiconductor substrate 11 having the 14 and the source / drain regions 18 and the high melting point metal.
이어, 상기 게이트 전극(14) 및 반도체 기판(11)과 반응하지 않는 고융점 금속막은 습식 식각에 의해 제거한다.Subsequently, the high melting point metal film that does not react with the gate electrode 14 and the semiconductor substrate 11 is removed by wet etching.
이후 공정은 도면에 도시하지 않았지만 통상적인 콘택 및 배선 공정을 실시하여 소자를 완성한다.Although the process is not shown in the drawings, a conventional contact and wiring process is performed to complete the device.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device as described above has the following problems.
즉, 틸트 이온 주입에 의해 형성되는 할로 영역에 의해 문턱전압이 높아지는 RSCE(Reverse Short Channel Effect)가 발생한다.That is, a reverse short channel effect (RSCE) occurs in which the threshold voltage is increased by the halo region formed by the tilt ion implantation.
이 원인은 국부적으로 웰(well) 농도를 높여주기 위해 주입된 틸트 이온(dopant)이 후속 열처리에 의해 일부의 양의 채널 쪽으로 이동함에 따라 나타낸 결과로 특히 확산 속도가 크며 TED(Transient Enhanced Diffusion) 현상이 잘 나타날수록 RSCE 현상이 커진다.This is caused by the fact that the implanted tilt ions move to some positive channel by the subsequent heat treatment to increase the well concentration locally. In particular, the diffusion rate is high and the transition enhanced diffusion (TED) phenomenon occurs. The better this appears, the greater the RSCE phenomenon.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 TED 현상을 최소화시킴으로서 게이트 길이 감소에 따른 문턱전압이 높아지는 RSCE 현상을 최소화하도록 하여 소자의 특성 및 수율을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. By minimizing the TED phenomenon, the semiconductor device is manufactured to improve the characteristics and yield of the device by minimizing the RSCE phenomenon of increasing the threshold voltage due to the reduction of the gate length. The purpose is to provide a method.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도1A through 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 소자 격리막21 semiconductor substrate 22 device isolation film
23 : 게이트 절연막 24 : 게이트 전극23 gate insulating film 24 gate electrode
25 : LDD 영역 26 : 측벽 스페이서25: LDD region 26: side wall spacer
27 : 할로 영역 28 : 소오스/드레인 영역27: halo area 28: source / drain area
29 : 금속 실리사이드막29: metal silicide film
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판의 일정 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 실시하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극을 마스크로 이용하여 일정한 틸트를 주어 인듐, 비소, 안티몬 중에서 선택적으로 어느 하나를 주입하여 상기 반도체 기판 표면내 LDD 영역의 주변에 할로 영역을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 실시하는 단계와, 상기 게이트 전극 및 소오스/드레인 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object is to form a gate electrode through a gate insulating film in a predetermined region of the semiconductor substrate, and to form an LDD region in the surface of the semiconductor substrate on both sides of the gate electrode Performing a heat treatment process on the semiconductor substrate, forming sidewall spacers on both sides of the gate electrode, and giving a predetermined tilt using the gate electrode as a mask to selectively indium, arsenic, and antimony. Implanting any one to form a halo region around the LDD region in the semiconductor substrate surface, forming a source / drain region in the semiconductor substrate surface on both sides of the gate electrode, and performing a heat treatment process on the semiconductor substrate And the gate electrode and the source / drain regions are formed. Characterized in that the forming including forming a metal silicide film on the surface of the conductor substrate.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 격리막(22)을 형성한다.As shown in FIG. 2A, the device isolation film 22 is formed by performing a shallow trench isolation (STI) process on the field region of the semiconductor substrate 21 defined as the active region and the field region.
여기서 STI 공정은 반도체 기판(21)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성한 후 트랜치 내부를 절연막으로 매립하는 기술이다.The STI process is a technique of selectively removing a field region of the semiconductor substrate 21 to form a trench having a predetermined depth, and then filling the inside of the trench with an insulating film.
이어, 상기 소자 격리막(22)을 포함한 반도체 기판(21)의 전면에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 PMOS 트랜지스터 또는 NMOS 트랜지스터가 형성될 영역을 노출시킨다.Subsequently, a photoresist (not shown) is applied to the entire surface of the semiconductor substrate 21 including the device isolation layer 22, and then the photoresist is patterned by an exposure and development process to form a region where a PMOS transistor or an NMOS transistor is to be formed. Expose
그리고 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 반도체 기판( )의 전면에 n형 또는 p형 불순물 이온을 선택적으로 주입하여 n웰(well) 영역(도시되지 않음) 또는 p형 웰 영역을 형성한다.The n-type or p-type impurity ions are selectively implanted into the entire surface of the semiconductor substrate using the patterned photoresist as a mask to form an n well region (not shown) or a p-type well region. .
여기서 상기 각 웰 영역은 CMOS 소자를 형성할 때 포토레지스트를 마스크로 이용하여 소자 격리막(22)에 의해 격리된 반도체 기판(21)의 액티브 영역에 선택적으로 n형 불순물 또는 p형 불순물 이온을 주입하여 n웰 영역과 p웰 영역을 각각 형성하는 것이다.Here, each well region is formed by selectively implanting n-type impurities or p-type impurity ions into the active region of the semiconductor substrate 21 isolated by the device isolation layer 22 using a photoresist as a mask when forming a CMOS device. The n well region and the p well region are formed respectively.
즉, PMOS 트랜지스터를 형성할 경우 인(Phosphorus) 또는 비소(Arsenic) 이온을 주입하여 n웰 영역을 형성하고, NMOS 트랜지스터를 형성할 경우 붕소(boron) 이온을 주입하여 p웰 영역을 형성한다.That is, n-well regions are formed by implanting phosphorous or arsenic ions when forming PMOS transistors, and p-well regions are formed by implanting boron ions when forming NMOS transistors.
도 2b에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 게이트 산화막(23) 및 게이트 전극용 폴리 실리콘막을 차례로 형성한다.As shown in FIG. 2B, the gate oxide film 23 and the gate silicon polysilicon film are sequentially formed on the entire surface of the semiconductor substrate 21.
이어, 포토 및 식각 공정을 진행하여 상기 폴리 실리콘막 및 게이트 산화막(23)을 선택적으로 제거하여 게이트 전극(24)을 형성한다.Subsequently, the polysilicon layer and the gate oxide layer 23 are selectively removed to form a gate electrode 24 by performing a photo and etching process.
그리고 상기 게이트 전극(24)을 마스크로 이용하여 상기 반도체 기판(21)의전면에 LDD 불순물 이온을 주입하여 상기 게이트 전극(24) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 영역(25)을 형성한다.LDD impurity ions are implanted into the front surface of the semiconductor substrate 21 by using the gate electrode 24 as a mask, and a lightly doped drain (LDD) region (LDD) is formed in the surface of the semiconductor substrate 21 on both sides of the gate electrode 24. 25).
여기서 상기 LDD 영역(25)을 형성하는 것에 의해 이후에 형성되는 소오스/드레인간의 흐르는 케리어(carrier)들의 전기장을 조절함으로서 소자의 크기가 감소하더라도 소자의 동작 전압이 작아지지 못하도록 하여 채널 드레인쪽 일부분에 매우 높은 전기장이 집중되는 현상 때문에 원치 않는 케리어의 흐름이 형성되어 소자의 작동에 어려움을 갖게 하는 HCE 현상을 최소화할 수 있다.Here, by forming the LDD region 25, an electric field of flowing carriers between sources / drains formed thereafter is adjusted so that the operating voltage of the device does not become small even if the size of the device is reduced, so that the portion of the channel drain side is reduced. Due to the concentration of very high electric fields, an unwanted carrier flow can be formed, minimizing the HCE phenomenon that makes the device difficult to operate.
도 2c에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 절연막을 증착한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(24)의 양측면에 측벽 스페이서(26)를 형성한다.As shown in FIG. 2C, an insulating film is deposited on the entire surface of the semiconductor substrate 21 including the gate electrode 24, and then an etch back process is performed on the entire surface to form sidewall spacers on both sides of the gate electrode 24. 26).
여기서 상기 측벽 스페이서(26)로 사용되는 절연막은 SiN 및 Si3N4등의 나이트라이드 계열 물질을 사용하고, 상기 게이트 전극(24)과 절연막 사이에 버퍼 산화막(도시되지 않음)을 형성하여 이중 측벽 스페이서를 형성할 수도 있다.The insulating layer used as the sidewall spacer 26 may be formed of a nitride-based material such as SiN and Si 3 N 4 , and may form a buffer oxide layer (not shown) between the gate electrode 24 and the insulating layer to form a double sidewall. It is also possible to form a spacer.
한편, 상기 LDD 영역(25)을 형성하는 공정과 측벽 스페이서(26)를 형성하는 공정 사이에 RTP 장비를 이용하여 열처리 공정을 실시할 수 있고, 이때 열처리 온도와 시간은 각각 800 ~ 1100℃, 10 ~ 60초이다.Meanwhile, a heat treatment process may be performed using an RTP device between the process of forming the LDD region 25 and the process of forming the sidewall spacers 26, wherein the heat treatment temperature and time are 800 to 1100 ° C. and 10, respectively. ~ 60 seconds.
이어, 상기 게이트 전극(24) 및 측벽 스페이서(26)를 마스크로 이용하여 반도체 기판(21)의 전면에 틸트(tilt)를 주어 불순물 이온을 주입하여 반도체 기판(21) 표면내의 LDD 영역(25) 주변에 할로 영역(27)을 형성한다.Next, using the gate electrode 24 and the sidewall spacers 26 as a mask, a tilt is applied to the entire surface of the semiconductor substrate 21 to implant impurity ions to implant the LDD region 25 in the surface of the semiconductor substrate 21. The halo region 27 is formed in the vicinity.
여기서 할로 영역(27)을 형성하기 위해 주입되는 이온은 종래에 사용되었던 붕소(boron) 또는 인(Phosphorus) 대신 메스(mass)가 커서 확산 속도가 매우 작은 인듐(Indium), 비소(Arsenic) 및 안티몬(Antimony) 등의 불순물 이온을 주입하여 채널로의 확산을 억제한다.In this case, the ions implanted to form the halo region 27 have a large mass instead of boron or phosphose, which is a conventional diffusion method, and thus have a very small diffusion rate of indium, arsenic, and antimony. Impurity ions such as (Antimony) are implanted to suppress diffusion into the channel.
즉, 상기 할로 영역(27)을 형성하기 위해 이온주입 공정을 진행을 위한 소오스(source)는 n웰내에는 비소 또는 안티몬을, p웰내에는 인듐을 이용하고, 이온 주입시 에너지와 도즈는 각각 50 ~ 300KeV, 1E12 ~ 5E13 atom/㎠이며, 이온 주입시 틸트는 7°~ 60°를 이용하고, 이온 주입시 트위스트는 0 ~ 360°를 이용한다.That is, the source for the ion implantation process to form the halo region 27 is arsenic or antimony in the n-well, indium in the p-well, and energy and dose at the ion implantation, respectively. 50 ~ 300KeV, 1E12 ~ 5E13 atom / ㎠, the tilt is used in the ion implantation 7 ° ~ 60 °, the twist is used in the ion implantation 0 ~ 360 °.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(24) 양측의 반도체 기판(21) 표면내에 소오스/드레인 영역(28)을 형성한다.As shown in FIG. 2D, source / drain impurity ions are implanted into the entire surface of the semiconductor substrate 21 to form source / drain regions 28 in the surface of the semiconductor substrate 21 on both sides of the gate electrode 24. do.
이어, 상기 소오스/드레인 영역(28)이 형성된 반도체 기판(21)에 RTP 장비를 이용한 열처리 공정으로 소오스/드레인 영역(28)의 불순물 이온을 활성화시킨다.Subsequently, impurity ions in the source / drain regions 28 are activated on the semiconductor substrate 21 on which the source / drain regions 28 are formed by a heat treatment process using RTP equipment.
여기서 상기 열처리 온도와 시간은 각각 800 ~ 1100℃, 10 ~ 60초로 진행하며, 열처리 온도 증가를 위한 속도는 150℃/sec이하로 진행하고, 열처리 진행 후 온도 감소를 위한 속도는 100℃/sec이하로 진행한다.Wherein the heat treatment temperature and time proceeds to 800 ~ 1100 ℃, 10 ~ 60 seconds, respectively, the speed for increasing the heat treatment temperature proceeds to 150 ℃ / sec or less, the speed for temperature reduction after the heat treatment proceeds 100 ℃ / sec or less Proceed to
도 2e에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 고융점 금속막(예를 들면, 코발트 또는 티타늄)을 증착하고, 열처리 공정을 실시하여 노출된 게이트 전극(24) 및 반도체 기판(21)과 고융점 금속을 반응시키어 표면에 금속 실리사이드막(29)을 형성한다.As shown in FIG. 2E, a high melting point metal film (eg, cobalt or titanium) is deposited on the entire surface of the semiconductor substrate 21 including the gate electrode 24, and the exposed gate electrode is subjected to a heat treatment process. The metal silicide film 29 is formed on the surface by reacting the semiconductor substrate 21 and the high melting point metal.
이어, 상기 게이트 전극(24) 및 반도체 기판(21)과 반응하지 않는 고융점 금속막은 습식 식각에 의해 제거한다.Subsequently, the high melting point metal film that does not react with the gate electrode 24 and the semiconductor substrate 21 is removed by wet etching.
이후 공정은 도면에 도시하지 않았지만 통상적인 콘택 및 배선 공정을 실시하여 소자 형성 공정을 완료한다.Since the process is not shown in the drawings, the conventional contact and wiring processes are performed to complete the device formation process.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As described above, the method for manufacturing a semiconductor device according to the present invention has the following effects.
첫째, 할로 영역을 형성할 때 확산 속도가 매우 느린 리듐, 비소 및 안티몬을 이용함으로서 게이트 길이 감소에 다른 문턱전압이 높아지는 현상을 최소화하여 소자의 특성 및 수율을 향상시킬 수 있다.First, by using lithium, arsenic, and antimony, which have a very slow diffusion rate when forming the halo region, the characteristics of the device and the yield of the device can be improved by minimizing the increase of the threshold voltage due to the reduction of the gate length.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2001-0037091A KR100386623B1 (en) | 2001-06-27 | 2001-06-27 | method for manufacturing of semiconductor device |
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| Publication Number | Publication Date |
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| KR20030001739A KR20030001739A (en) | 2003-01-08 |
| KR100386623B1 true KR100386623B1 (en) | 2003-06-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0037091A KR100386623B1 (en) | 2001-06-27 | 2001-06-27 | method for manufacturing of semiconductor device |
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| Country | Link |
|---|---|
| KR (1) | KR100386623B1 (en) |
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