KR100705233B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 웰 영역이 형성된 반도체 기판에 선택적 에피텍시얼 성장 공정 및 게르마늄 이온 주입 공정을 순차적으로 실시하여 상기 반도체 기판 상에 실리콘 성장층을 형성한 후 상기 실리콘 성장층에 저농도 이온 주입 공정을 실시하여 불순물 영역을 형성함으로써 얕은 불순물영역을 구현하면서 도핑 농도를 증가시켜 이온 주입 공정시 이온 침투(특히, 보론 침투)를 방지할 수 있으며, 이후 소오스/드레인 영역 형성시 얕은 불순물영역 내에서 도핑 농도 증가에 따른 면 저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제시한다.
The present invention relates to a method of manufacturing a semiconductor device, which comprises sequentially performing a selective epitaxial growth process and a germanium ion implantation process on a semiconductor substrate on which a well region is formed to form a silicon growth layer on the semiconductor substrate, A low concentration ion implantation process is performed on the growth layer to form a shallow impurity region, thereby increasing a doping concentration, thereby preventing ion penetration (especially, boron penetration) in the ion implantation process, and then forming a source / drain region A method of manufacturing a semiconductor device capable of reducing a surface resistance due to an increase in doping concentration in a shallow impurity region.
실리사이드, 코발트, 게르마늄 이온, 성장층, 선택적 에피텍시얼 성장법Silicide, cobalt, germanium ions, growth layer, selective epitaxial growth method
Description
도 1a 내지 도 1f는 일반적인 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.1A to 1F are cross-sectional views of a semiconductor device shown to explain a general method of manufacturing a semiconductor device.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
FIGS. 2A to 2G are cross-sectional views of a semiconductor device for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. FIG.
<도면의 주요 부분에 대한 부호의 설명> Description of the Related Art
10, 100 : 반도체 기판 12, 102 : 소자 분리막10, 100:
14, 104 : 웰 이온 주입용 마스크 14, 104: mask for well ion implantation
16, 108 : 게이트 산화막 18, 110 : 게이트 전극16, 108:
20, 112 : 저농도 이온 주입용 마스크20, 112: mask for low concentration ion implantation
22, 114 : 제 1 불순물 영역 24, 116 : 제 2 불순물 영역22, 114:
26, 118 : 버퍼층 28, 120 : 스페이서26, 118:
30, 122 : 고농도 이온 주입용 마스크30, 122: mask for high concentration ion implantation
32, 124 : 제 3 불순물 영역 34, 126 : 소오스/드레인 영역
32, 124:
36, 128 : 코발트 실리사이드층 106 : 실리콘 산화층
36, 128: cobalt silicide layer 106: silicon oxide layer
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따라 소자 동작의 어려움 및 소자 성능의 감소 등 파생적으로 발생되는 문제점을 해결하려는 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라 미세 패턴을 통한 트랜지스터 제조와 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위해 저저항 게이트 물질이 요구되고 있고, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위해 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(Short channel effect)의 방지 및 펀치스루우(Punchthrough)에 대한 마진 확보를 위해 소오스/드레인 영역의 접합 깊이(Junction depth)를 얕게 형성함과 동시에 소오스/드레인 영역의 기생 저항(Parasitic resistance), 즉 면 저항(Sheet resistance) 및 콘택 저항을 감소시키고 있는 추세이다. As the semiconductor device becomes highly integrated, high-performance, and low-voltage, a low-resistance gate material is required in order to satisfy the requirements of transistor fabrication through fine patterns, reduction of gate length in memory cells and improvement of device characteristics. The thickness of the gate insulating layer is gradually decreased to increase the channel current of the memory cell. In addition, the junction depth of the source / drain region is shallower to prevent short channel effect due to the reduction of the gate length of the transistor and to secure a margin for punchthrough, At the same time, it is a tendency to reduce the parasitic resistance of the source / drain region, that is, the sheet resistance and the contact resistance.
최근, 상기의 내용을 토대로 게이트 및 소오스/드레인 영역의 표면에 실리사이드를 형성하여 게이트의 비저항 및 소오스/드레인 영역의 면 저항과 콘택 저항을 감소시킬 수 있는 살리사이드(Self-aligned silicide; salicide) 공정에 대한 연구가 진행되고 있다. 살리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 실리사이드 영역을 형성하는 공정이다. 여기서, 실리사이드 영역은 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등의 물질로 형성된다.Recently, a self-aligned silicide (salicide) process capable of reducing a resistivity of a gate and a surface resistance of a source / drain region and a contact resistance by forming a silicide on a surface of a gate and a source / drain region based on the above- Are being studied. The salicide process is a process for selectively forming a silicide region only in the gate and source / drain regions. Here, the silicide region is formed of a material such as titanium silicide (TiSi 2 ) or Group 8 silicide (PtSi 2 , PdSi 2 , CoSi 2 , and NiSi 2 ).
도 1a 내지 도 1f는 일반적인 코발트 실리사이드 공정을 설명하기 위해 도시한 반도체 장치의 단면도이다. 1A-1F are cross-sectional views of a semiconductor device shown to illustrate a conventional cobalt silicide process.
도 1a를 참조하면, 통상의 소자분리 공정을 통해 반도체 기판(10) 상에 소자 분리막(12)을 형성함으로써 반도체 기판(10)은 비활성영역(즉, 소자 분리막이 형성된 영역)과 활성 영역으로 정의된다. 이때, 소자 분리막(12)은 얕은 트랜치 아이솔레이션(Shallow trench isolation; STI) 공정을 통해 형성한다. 또한, 소자 분리막(12) 대신에 필드 산화막을 증착하여 형성할 수 도 있다. 1A, a
도 1b를 참조하면, 반도체 기판(10) 상부에 소정의 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 웰 이온 주입용 마스크(14)가 형성된다. 이어서, 상기 웰 이온 주입용 마스크(14)를 이용한 웰(Well) 이온 주입 공정을 실시함으로써 상기 반도체 기판(10)의 활성영역에 웰 영역(도시하지 않음)이 형성된다. Referring to FIG. 1B, a predetermined photoresist film is deposited on a
도 1c를 참조하면, 스트립 공정을 통해 웰 이온 주입용 마스크(14)를 제거하고, 전체 구조 상부에 산화막과 폴리실리콘층을 증착한 후 상기 산화막과 폴리실리 콘층을 패터닝함으로써 게이트 산화막(16)과 게이트 전극(18)이 순차적으로 형성된다. Referring to FIG. 1C, a
도 1d를 참조하면, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 저농도 이온 주입용 마스크(20)가 형성된다. 이어서, 상기 저농도 이온 주입용 마스크(20)를 이용한 저농도 이온 주입 공정과 틸트(Tilt) 이온 주입 공정을 순차적으로 실시함으로써 노출되는 웰 영역 상에 제 1 불순물 영역(Lightly doped drain; LDD)(22)과 제 2 불순물 영역(24)이 형성된다. Referring to FIG. 1D, a
도 1e를 참조하면, 스트립 공정을 통해 저농도 이온 주입용 마스크(20)를 제거한 후 게이트 산화막(16)과 게이트 전극(18)의 양 측벽에 버퍼층(26)과 스페이서(28)를 순차적으로 형성한다. 1E, after removing the
이어서, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 고농도 이온 주입용 마스크(30)가 형성된다. 이어서, 상기 고농도 이온 주입용 마스크(30)를 이용한 고농도 이온 주입 공정을 실시함으로써 스페이서(28)에 의해 덮혀지지 않고 노출되는 제 1 불순물 영역(22)과 제 2 불순물 영역(24)의 소정 부분에 제 3 불순물 영역(32)이 형성된다. 따라서, 제 1 내지 제 3 불순물 영역(22, 24, 32)으로 이루어진 소오스/드레인 영역(34)이 된다.Subsequently, a photoresist film is deposited on the entire structure, and then the photoresist film is patterned through an exposure process using a photomask to form a
도 1f를 참조하면, 스트립 공정을 통해 고농도 이온 주입용 마스크(30)를 제거한 후 전체 구조 상부에 코발트층(도시하지 않음)을 형성한 후 전체 구조 상부에 열처리 공정(1회 또는 2회)을 실시함으로써 코발트층이 제 3 불순물 영역(32)과 게이트 전극(18)과 반응하여 소정 부위에 코발트 실리사이드층(36)이 형성된다.Referring to FIG. 1F, a
상기와 같이 제조되는 반도체 소자는 소오스/드레인 영역(34)을 구성하는 제 1 및 제 2 불순물 영역(22 및 24)의 깊이에 따라 특성 열화가 결정되는데, 특히, 반도체 소자의 특성 열화에 치명적인 쇼트-채널 효과(Short channel effect) 현상을 방지하기 위해서는 보다 얕은(Shallow) 불순물 영역이 요구된다. 그러나, 얕은 불순물 영역일 수록 면 저항이 증가함에 따라 전하의 흐름에 제약을 주어 소자의 특성이 열화되는 문제가 발생하게 된다. 따라서, 불순물 영역을 얕게 형성하면서 얕은 영역내에 도핑 농도를 높일 수 있는 새로운 반도체 제조 방법이 요구된다.
In the semiconductor device manufactured as described above, the characteristic deterioration is determined depending on the depths of the first and
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 반도체 소자가 집적화됨에 따라 파생적으로 발생하는 쇼트-채널 효과를 해결하기 위해 형성하는 얕은 불순물 영역에서 불가피하게 발생하는 면 저항의 증가에 따른 반도체 소자의 성능 특성 저하 및 수율을 향상시키는데 그 목적이 있다.
SUMMARY OF THE INVENTION Accordingly, the present invention has been made in order to solve the above-described problems, and it is an object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device, which are inevitably generated in a shallow impurity region formed to solve a short- And to improve the performance degradation and yield of the device.
상술한 목적을 달성하기 위해 본 발명은 반도체 기판을 활성영역과 비활성영역으로 정의하기 위한 소자 분리막을 형성하는 단계; 상기 활성영역 상에 성장층을 형성하는 단계; 상기 성장층에 대해 이온 주입 공정과 열처리 공정을 순차적으로 실시하여 이온 주입층을 형성하는 단계; 상기 이온 주입층 상에 게이트 전극을 형성하는 단계; 상기 반도체 기판 상에 소오스 및 드레인 영역을 형성하는 단계; 및 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a device isolation layer for defining a semiconductor substrate as an active region and an inactive region; Forming a growth layer on the active region; Forming an ion-implanted layer on the growth layer by sequentially performing an ion implantation process and a heat treatment process; Forming a gate electrode on the ion-implanted layer; Forming source and drain regions on the semiconductor substrate; And forming a metal layer on the entire structure and then performing a heat treatment process to form a silicide layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 도시한 반도체 소자의 단면도이다. 2A to 2G are cross-sectional views of a semiconductor device shown for illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(100)을 활성영역과 비활성영역(즉, 소자 분리막이 형성된 영역)으로 정의하기 위해 반도체 기판(100) 상에 소자 분리막(102)을 형성한다. 이때, 소자 분리막(102)은 소자의 고집적화에 따라 소자 간을 전기적으로 분리시키는 영역을 축소시킬 수 있도록 버드 비크(Bird's beak)가 거의 발생하지 않는 얕은 트랜치 아이솔레이션(STI) 공정 기술을 사용하여 형성한다. 얕은 트랜치 아이솔레이션(STI) 공정은 패터닝 및 식각 공정을 통하여 트랜치를 형성한 후 산화막을 이용하여 상기 트랜치를 매립함으로써 소자 분리막(102)을 형성하는 공정이다.Referring to FIG. 2A, a
도 2b를 참조하면, 반도체 기판(100) 상에 소정의 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 웰 이온 주입용 마스 크(104)가 형성된다. 이어서, 상기 웰 이온 주입용 마스크(104)를 이용한 웰(Well) 이온 주입 공정을 실시함으로써 상기 반도체 기판(100)의 활성영역에 웰 영역(도시하지 않음)이 형성된다. 이때, NMOS의 경우에는 보론(Boron) 이온을 주입하여 P-웰을 형성하고, PMOS의 경우에는 인(Phosphorus) 또는 비소(Arsenic)를 이용하여 N-웰을 형성한다. Referring to FIG. 2B, after a predetermined photoresist layer is deposited on the
도 2c를 참조하면, 스트립 공정을 통해 웰 이온 주입용 마스크(104)를 제거하고, DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)를 이용한 전처리 세정공정을 실시하여 반도체 기판(100)의 활성영역 상에 형성된 자연 산화막(도시하지 않음)을 제거한다. Reference to Figure 2c when the strip to remove the well
이어서, 반도체 장비의 챔버를 800 내지 1000℃의 온도로 유지하는 상태에서 수소(H2)를 분당 1 내지 20리터(Liters)로 유입시켜 열처리 공정을 10초 내지 50분 동안 실시하여 후속 공정을 통해 성장층이 형성될 반도체 기판(100)의 상부 표면을 수소로 패시베이션(Passivation) 시킨다. Then, hydrogen (H 2 ) is introduced into the chamber of the semiconductor equipment at a temperature of 800 to 1000 ° C. at a rate of 1 to 20 liters per minute, and the heat treatment process is performed for 10 seconds to 50 minutes. The upper surface of the
이어서, 전체 구조 상부에 선택적 에피텍시얼 성장법(Selective Epitaxial Growth)을 이용하여 반도체 기판(100)중 활성영역 상의 실리콘을 성장시켜 300 내지 1000Å의 두께로 실리콘 성장층(106)을 형성한다. 이때, 선택적 에피텍시얼 성장법은 반도체 장비의 챔버를 650 내지 900℃의 온도와 10mTorr 내지 10Torr의 압력으로 유지하는 상태에서 SiH2Cl2와 HCl 가스를 각각 40 내지 800cc와 10 내지 200cc의 유량으로 유입시켜 실시된다. 여기서, 실리콘 성장층(106)의 소오스로 사용되는 SiH2Cl2 가스 대신 SiH4 또는 Si2H6를 사용할 수도 있으며, 실리콘 성장층(106)의 성장을 촉진하기 위한 가스로 사용되는 HCl 대신 Cl2를 사용할 수도 있다. Subsequently, silicon on the active region of the
이어서, 전체 구조 상부에 게르마늄(Ge)을 이용한 이온 주입 공정을 실시하여 실리콘 성장층(106)에 게르마늄(Ge) 이온을 주입한다. 이때, 게르마늄(Ge) 이온 주입 공정은 5 내지 150KeV의 에너지로 5E15 내지 3E16atoms/cm2의 게르마늄(Ge) 이온을 주입하여 실시하되, 이온 주입 각은 0 내지 60°로 하고 트위스트는 0 내지 360°로 하여 실시한다. 이로써, Si-Ge 계열의 실리콘 성장층(106)이 형성되는데, 이 Si-Ge 계열의 물질은 실리콘보다 이온, 특히 보론의 확산속도를 감소시키며 도핑 농도를 증가(활성화)시키는 장점을 갖는다. 또한, 후속 공정에 의해 반도체 소자의 채널 및 소오스/드레인 영역, 특히 LDD가 형성될 영역에 게르마늄(Ge) 이온이 주입되어 이 영역의 도핑 농도를 증가시킬 수 있다. Next, an ion implantation process using germanium (Ge) is performed on the entire structure to implant germanium (Ge) ions into the
이어서, 전체 구조 상부에 RTP(Rapid Temperature Process) 장비 및 퍼니스(Furance) 장비를 이용한 열처리 공정을 실시하여 이온 주입된 게르마늄(Ge) 이온을 활성화시킨다. 이때, RTP 장비를 이용한 열처리 공정은 챔버 내의 분위기를 N2 분위기로 유지하는 상태에서 900 내지 1150℃의 온도로 10 내지 13초 동안 실시하되, 온도 상승속도는 30 내지 150℃/sec로 하고, 온도 하강속도는 20 내지 100℃/sec로 하여 실시한다. 또한, 퍼니스 장비를 이용한 열처리 공정은 챔버 내의 분위기를 N2 분위기로 유지하는 상태에서 900 내지 1150℃의 온도로 10 내지 13초 동안 실시한다. Next, the entire structure is subjected to a heat treatment process using RTP (Rapid Temperature Process) equipment and furnace (Furance) equipment to activate the ion implanted germanium (Ge) ions. At this time, the heat treatment process using the RTP equipment is performed at a temperature of 900 to 1150 캜 for 10 to 13 seconds while maintaining the atmosphere in the chamber in an N 2 atmosphere, the temperature rising rate is 30 to 150 캜 / sec, The descending rate is 20 to 100 DEG C / sec. Further, the heat treatment process using the furnace equipment is performed at a temperature of 900 to 1150 캜 for 10 to 13 seconds while maintaining the atmosphere in the chamber in an N 2 atmosphere.
도 2d를 참조하면, 전체 구조 상부에 산화막과 폴리실리콘층을 증착한 후 상기 산화막과 폴리실리콘층을 패터닝하여 게르마늄(Ge) 이온 주입된 상기 실리콘 성장층(106) 상에 게이트 산화막(108)과 게이트 전극(110)을 순차적으로 형성한다. 여기서, 상기 게이트 산화막(108)은 성장시켜 형성할 수 도 있다. 또한, 게이트 전극(110)은 소정의 도핑(Doping) 공정에 의해 도핑되는데, 도핑 공정은 후속 공정에서 이루어지는 고농도 이온 주입 공정과 동시에 진행되거나, 폴리실리콘층 패터닝 전에 진행된다. Referring to FIG. 2D, an oxide layer and a polysilicon layer are deposited on the entire structure, and then the oxide layer and the polysilicon layer are patterned to form a
도 2e를 참조하면, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 저농도 이온 주입용 마스크(112)가 형성된다. 이어서, 상기 저농도 이온 주입용 마스크(112)를 이용한 저농도 이온 주입 공정과 틸트(Tilt) 이온 주입 공정을 순차적으로 실시하여 노출되는 실리콘 성장층(106)에 제 1 불순물 영역(114; LDD) 및 제 2 불순물 영역(116)을 형성한다. 이때, 제 1 및 제 2 불순물 영역(114 및 116)은 2 내지 30KeV의 에너지로 형성하되, NMOS의 경우 1E14 내지 1E15atoms/cm2의 비소(As)를 이용하여 형성하고, PMOS의 경우 1E14 내지 1E15atoms/cm2의 보론(Boron)을 이용하여 형성한다. 여기서, 제 1 및 제 2 불순물 영역(114 및 116)은 그 깊이(Depth)에 따라 소자 특성 열화, 즉 쇼트-채널 효과 현상등이 발생할 수 있슴으로 가능한한 얕게 형성한다.
Referring to FIG. 2E, a
한편, 제 1 불순물 영역(114)은 후속 공정에 의해 형성되는 소오스 영역과 드레인 영역 간의 캐리어(Carrier)의 흐름을 조절하는데, 제 1 불순물 영역(114)에 의해 소자의 크기가 감소하나 그에 따라 소자의 동작전압이 작아지지 못하여 채널 드레인 영역의 일부분에 매우 높은 전기장(Electric field)이 집중되는 현상 때문에 원치않는 캐리어의 흐름이 형성되어 소자의 작동에 어려움을 갖게 되는 현상(Hot Carrier Effect; HCE)을 최소화할 수 있다. 또한, 제 2 불순물 영역(116)은 제 1 불순물 영역(114)에 의해 채널의 길이가 감소하여 문턱전압이 낮아지는 쇼트-채널 효과 현상을 개선시키고자 이온 타겟에 틸트를 주어 이온 주입 공정을 실시함으로써 형성된다. On the other hand, the
도 2f를 참조하면, 스트립 공정을 통해 저농도 이온 주입용 마스크(112)를 제거한 후 게이트 산화막(108)과 게이트 전극(110)의 양 측벽에 버퍼층(118)과 스페이서(120)를 순차적으로 형성한다. Referring to FIG. 2F, the
이어서, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 고농도 이온 주입용 마스크(122)가 형성된다. Subsequently, a photoresist film is deposited on the entire structure, and then the photoresist film is patterned through an exposure process using a photomask to form a
이어서, 상기 고농도 이온 주입용 마스크(122)를 이용한 고농도 이온 주입 공정을 실시함으로써 스페이서(120)에 의해 덮혀지지 않고 노출되는 제 1 불순물 영역(114)과 제 2 불순물 영역(116)의 소정 부분에 제 3 불순물 영역(124)이 형성된다. 따라서, 제 1 내지 제 3 불순물 영역(114, 116, 124)으로 이루어진 소오스/드레인 영역(126)이 된다. 이어서, 전체 구조 상부에 급속 열처리 공정(RTP)을 진 행하여 고농도로 주입된 이온을 활성화시킨다. Then, a high-concentration ion implantation process using the high-concentration
도 2g를 참조하면, 스트립 공정을 통해 고농도 이온 주입용 마스크(122)를 제거 한 후 전체 구조 상부에 금속층(도시하지 않음)을 형성한다. 이때, 금속층은 티타늄을 사용하여도 무방하나 여기서는 코발트를 사용하여 형성한다. 이는, 티타늄 증착을 통해 형성된 TiSi2 물질에 비해 코발트 증착을 통해 형성된 CoSi2 물질이 패턴 형성시 라인 폭을 감소시킴으로써 면 저항이 증가 특성이 좋기 때문이다. Referring to FIG. 2G, a metal layer (not shown) is formed on the entire structure after removing the
이어서, 전체 구조 상부에 최소한 한번 이상의 열처리 공정을 실시함으로써 금속층(이하 '코발트층'이라 함)이 제 3 불순물 영역(124) 및 게이트 전극(110)과 반응하여 제 3 불순물 영역(124)과 게이트 전극(110)의 상에는 코발트 실리사이드층(128)이 형성되고, 비활성 영역과 스페이서(120)의 상부에는 코발트 실리사이드층(128)이 형성되지 않는다.
A metal layer (hereinafter referred to as a "cobalt layer") reacts with the
본 발명은 웰 영역이 형성된 반도체 기판에 선택적 에피텍시얼 성장 공정 및 게르마늄 이온 주입 공정을 순차적으로 실시하여 상기 반도체 기판 상에 실리콘 성장층을 형성한 후 상기 실리콘 성장층에 저농도 이온 주입 공정을 실시하여 불순물 영역을 형성함으로써 얕은 불순물영역을 구현하면서 도핑 농도를 증가시켜 이온 주입 공정시 이온 침투(특히, 보론 침투)를 방지할 수 있으며, 이후 소오스/드레인 영역 형성시 얕은 불순물영역 내에서 도핑 농도 증가에 따른 면 저항을 감소시킬 수 있다. The present invention is characterized in that a selective epitaxial growth process and a germanium ion implantation process are sequentially performed on a semiconductor substrate on which a well region is formed to form a silicon growth layer on the semiconductor substrate and then a low concentration ion implantation process is performed on the silicon growth layer (In particular, boron penetration) in the ion implantation process can be prevented by forming a shallow impurity region by increasing the doping concentration in the shallow impurity region when the source / drain region is formed, Can be reduced.
따라서, 본 발명의 반도체 소자의 제조 방법에 적용할 경우 반도체 소자의 특성 향상 및 수율 향상을 기대할 수 있다. Therefore, when applied to the method of manufacturing a semiconductor device of the present invention, improvement of the characteristics of the semiconductor device and improvement of the yield can be expected.
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