KR100861282B1 - method for fabricating semiconductor device - Google Patents

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KR100861282B1 KR1020020031138A KR20020031138A KR100861282B1 KR 100861282 B1 KR100861282 B1 KR 100861282B1 KR 1020020031138 A KR1020020031138 A KR 1020020031138A KR 20020031138 A KR20020031138 A KR 20020031138A KR 100861282 B1 KR100861282 B1 KR 100861282B1
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Abstract

본 발명은 P형 게이트에 주입된 불순물이 채널영역으로 침투되는 것을 방지할 수 있는 반도체소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, NMOS 형성영역과 PMOS 형성영역이 정의된 반도체기판을 제공하는 단계와, 상기 반도체기판 상에 절연막, 제 1다결정 실리콘막, 다결정 실리콘 게르마늄막 및 제 2다결정 실리콘막을 형성하는 단계와, 상기 NMOS 형성영역의 제 2다결정 실리콘막에 N형 불순물을 도핑하는 단계와, 상기 N형 불순물이 도핑된 제 2다결정 실리콘막, 다결정 실리콘 게르마늄막, 제 1다결정 실리콘막 및 절연막을 식각하여 NMOS 형성영역 및 PMOS 형성영역에 각각 제 1 및 제 2 게이트를 형성하는 단계와, 상기 반도체기판에 1차 열처리를 실시하여 제 1 및 제 2 게이트 내의 게르마늄 이온을 1차로 재분포시키는 단계와, 상기 제 1 및 제 2 게이트 양측 하부의 반도체기판 부분에 N형 및 P형 엘디디영역을 형성하는 단계와, 상기 제 1 및 제 2 게이트 측면에 버퍼산화막 및 절연 스페이서를 형성하는 단계와, 상기 절연 스페이서 양측 하부의 반도체기판 부분에 N형 및 P형 소오스/드레인영역을 형성하는 단계와, 상기 N형 및 P형 소오스/드레인영역이 형성된 반도체기판에 2차 열처리를 실시하여 제 1 및 제 2 게이트 내의 게르마늄 이온을 2차로 재분포시키는 단계와, 상기 제 1 및 제 2 게이트와 N형 및 P형 소오스/드레인영역 상에 실리사이드막을 형성하는 단계를 포함한다.The present invention discloses a method of manufacturing a semiconductor device capable of preventing impurities implanted into a P-type gate from penetrating into a channel region. The method of the present invention includes: forming a semiconductor substrate on which an NMOS forming region and a PMOS forming region are defined; A step of forming an insulating film, a first polysilicon film, a polysilicon germanium film and a second polysilicon film on the semiconductor substrate; and a step of doping the second polysilicon film of the NMOS forming region with N- Forming first and second gates in the NMOS formation region and the PMOS formation region by etching the second polysilicon film, the polycrystalline silicon germanium film, the first polysilicon film, and the insulating film doped with the N-type impurity; A step of subjecting the semiconductor substrate to a first heat treatment to primarily redistribute germanium ions in the first and second gates, Forming an N-type and a P-type LDD region in a semiconductor substrate portion on both sides of the insulating spacer, forming buffer oxide films and insulating spacers on the first and second gate sides, Forming a source / drain region in the first and second gates by performing a second heat treatment on the semiconductor substrate on which the N-type and P-type source / drain regions are formed to form germanium ions in the first and second gates, And forming a silicide film on the first and second gates and the N-type and P-type source / drain regions.

Description

반도체소자의 제조 방법{method for fabricating semiconductor device}TECHNICAL FIELD The present invention relates to a method for fabricating a semiconductor device,

도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 제조 방법을 설명하기 위한 개략도.FIGS. 1A to 1E are schematic views for explaining a method of manufacturing a semiconductor device according to the related art; FIGS.

도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 개략도.2A to 2F are schematic views for explaining a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 PMOS 반도체소자에서 게이트에 주입된 불순물이 채널영역으로 침투되는 것을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing impurities introduced into a gate from penetrating into a channel region in a PMOS semiconductor device.

도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 제조 방법을 설명하기 위한 도면이다.1A to 1E are views for explaining a method of manufacturing a semiconductor device according to the related art.

종래 기술에 따른 반도체소자의 제조 방법은, 도 1a에 도시된 바와 같이, NMOS 형성영역(Ⅰ)과 PMOS 형성영역(Ⅱ)이 정의된 반도체기판(10)에 STI(STI:Shallow Trench Isolation) 공정을 진행하여 트렌치(12) 및 트렌치(12)를 매립시키는 소자분리막(14)을 각각 형성한 다음, PMOS 형성영역(Ⅱ)을 마스킹 하고 NMOS 형성영역(Ⅰ)에 N형 이온도핑 및 확산을 실시하여 N웰(16)을 형성하고, 이와 반대로 NMOS 형성영역(Ⅰ)을 마스킹 하고 PMOS 형성영역(Ⅱ)에 P형 이온도핑 및 확산을 실시하여 P웰(18)을 형성한다. 1A, a method of manufacturing a semiconductor device according to the related art includes the steps of: forming a shallow trench isolation (STI) process on a semiconductor substrate 10 in which an NMOS forming region I and a PMOS forming region II are defined; The PMOS forming region II is masked and the NMOS forming region I is doped with N type ions and diffused to form the trench 12 and the trench 12. Next, The NMOS formation region I is masked and the PMOS formation region II is subjected to P-type ion doping and diffusion to form the P well 18. [

이어, 도 1b에 도시된 바와 같이, 상기 N웰(16) 및 P웰(18)을 포함한 기판 상에 실리콘 산화막(20) 및 다결정 실리콘막(22)을 차례로 형성한다. 이때, 상기 실리콘 산화막(20)은 산소 가스 또는 산소/수소 가스를 사용하여 얇은 열산화막을 성장시키는 방식으로 형성한다. 또한, 상기 다결정 실리콘막(22) 형성 공정은 590∼630℃ 온도에서 진행되며, 1800∼2500Å두께로 증착한다.Next, as shown in FIG. 1B, a silicon oxide film 20 and a polysilicon film 22 are sequentially formed on the substrate including the N well 16 and the P well 18. Next, as shown in FIG. At this time, the silicon oxide film 20 is formed by growing a thin thermal oxide film using oxygen gas or oxygen / hydrogen gas. The polycrystalline silicon film 22 is formed at a temperature of 590 to 630 ° C. and is deposited to a thickness of 1800 to 2500 Å.

그 다음, 도 1c에 도시된 바와 같이, 포토리쏘그라피(photolithography) 공정에 의해 상기 실리콘 산화막 및 다결정 실리콘막을 선택적으로 식각하여 게이트 절연막 (21), 제 1게이트(22a) 및 제 2게이트(22b)를 각각 형성한다. 이 후, 상기 결과의 기판 상에 감광막을 도포하고 노광 및 현상하여 NMOS 형성영역(Ⅰ)을 덮고 PMOS 형성영역(Ⅱ)을 노출시키는 제 1감광막 패턴(30)을 형성한다. 이어, 상기 제 1감광막 패턴(30)을 마스크로 하고 PMOS 형성 영역(Ⅱ)에 엘디디(LDD:Lightly Doped Drain)용 P형 불순물 도핑 공정(40)을 실시하여 제 2게이트(22b) 양측 하부의 기판에 P형 엘디디영역(50)을 형성한다. 이때, 상기 P형 불순물 도핑공정(40) 공정 시 제 2게이트(22b)에도 도핑된다. 또한, 상기 N형 불순물로는 BF2 를 들 수 있다.1C, the silicon oxide film and the polycrystalline silicon film are selectively etched by a photolithography process to form the gate insulating film 21, the first gate 22a, and the second gate 22b, Respectively. Thereafter, a photoresist film is coated on the resultant substrate, and exposed and developed to form a first photoresist pattern 30 covering the NMOS formation region I and exposing the PMOS formation region II. Next, a P-type impurity doping process 40 for LDD (Lightly Doped Drain) is performed on the PMOS forming region II using the first photoresist pattern 30 as a mask, The P-type LDD region 50 is formed on the substrate of the P- At this time, the second gate 22b is also doped in the P-type impurity doping step (40). The N-type impurity includes BF 2 .

그런 다음, 제 1감광막 패턴을 제거하고 나서, 도 1d에 도시된 바와 같이, P형 제 1불순물영역(50)를 포함한 기판 전면에 다시 감광막을 도포하고 노광 및 현 상하여 PMOS 형성영역(Ⅱ)을 덮고 NMOS 형성 영역(Ⅰ)을 노출시키는 제 2감광막 패턴(32)을 형성한다Then, as shown in FIG. 1D, the photoresist film is again coated on the entire surface of the substrate including the P-type first impurity region 50, exposed and exposed to form a PMOS forming region II And a second photoresist pattern 32 is formed to expose the NMOS formation region I

이 후, 상기 제 2감광막 패턴(32)을 마스크로 하고 기판에 엘디디용 N형 불순물 도핑공정(42)을 실시하여 제 1게이트(22a) 양측 하부의 기판에 N형 엘디디영역(52)를 형성한다. 이때, 상기 엘디디용 N형 불순물공정(42) 시, 제 1게이트(22a)에도 상기 불순물이 도핑되며, 상기 N형 불순물로는 As를 들 수 있다.Thereafter, using the second photoresist pattern 32 as a mask, an N-type An impurity doping process 42 is performed to form N-type LDD regions 52 on the substrates under both sides of the first gate 22a. At this time, the impurity is also doped in the first gate 22a during the N-type impurity doping process 42 for the LDD, and As is the N-type impurity.

이어, 제 2감광막 패턴을 제거하고 나서, 도 1e에 도시된 바와 같이, 제 1 및 제 2게이트(22a)(22b) 양측에 버퍼 산화막(54) 및 절연 스페이서(56)를 각각 형성한다. 그런 다음, 상기 버퍼산화막(54) 및 절연 스페이서(56)을 포함한 각각의 제 1 및 제 2게이트(22a)(22b)를 마스크로 하고 PMOS 형성 영역(Ⅱ)에 소오스/드레인용 P형 이온 및 NMOS 형성 영역(Ⅰ)에 소오스/드레인용 N형 이온을 각각 선택적으로 주입하고 나서 급속 열처리 공정을 실시하여 각각의 N형, P형 소오스/드레인영역(58)(60)을 형성한다.After the second photoresist pattern is removed, a buffer oxide film 54 and an insulating spacer 56 are formed on both sides of the first and second gates 22a and 22b, respectively, as shown in FIG. 1E. Then, using the first and second gates 22a and 22b including the buffer oxide film 54 and the insulating spacer 56 as a mask, the P-type ions for source / drain and the P- N-type source / drain regions 58 and 60 are formed by selectively implanting N-type ions for source / drain respectively in the NMOS forming region I and then performing a rapid thermal annealing process.

이 후, 자기 정렬 실리사이드 공정을 진행하여 제 1 및 제 2게이트 (22a)(22b) 상부 및 P형 및 N형 소오스/드레인영역(58)(60)에 각각의 실리사이드막(62)을 형성한다. 상기 실리사이드막(62)은 이 후의 제 1및 제 2게이트 배선 공정 시 접촉저항을 낮추는 역할을 한다.Thereafter, a self-aligned silicide process is performed to form respective silicide films 62 on the first and second gates 22a, 22b and on the P-type and N-type source / drain regions 58, 60 . The silicide film 62 serves to lower the contact resistance in the subsequent first and second gate wiring processes.

그러나, 종래 기술에서는 게이트 절연막을 산소가스 또는 산소/수소가스를 이용하여 형성할 경우, 후속 공정인 엘디디용 P형 불순물 도핑 공정 및 소오스/드 레인용 P형 불순물 도핑 공정에서 상기 P형 불순물에 의해 도핑된 P형 게이트 내의 P형 불순물인 보론이 이후의 열처리 공정에서 게이트 절연막을 통과하여 채널영역으로 침투하는 보론 페니트레이션 현상(boron penetration)이 발생되었다. 따라서, 상기 보론 페니트레이션 현상으로 인해 채널영역의 도핑 농도를 변화시키어 문턱전압을 변화시키는 원인이 되므로 소자의 신뢰성을 저하시켰다.However, in the prior art, when the gate insulating film is formed using oxygen gas or oxygen / hydrogen gas, the P-type impurity doping process for the LIDIS and the P-type impurity doping process for the source / Boron penetration, in which boron which is a P-type impurity in the doped P-type gate, penetrates into the channel region through the gate insulating film in the subsequent heat treatment step, is generated. Therefore, the doping concentration of the channel region is changed due to the boron phenation phenomenon, which causes the threshold voltage to be changed, thereby lowering the reliability of the device.

이러한 문제로 인해 후속의 열처리 공정 시 온도를 충분히 높일 수 없어, 접합 깊이의 감소로 접합 누설전류를 증가시키며 또한 불충분한 열처리 공정으로 P형 게이트 내에 주입된 불순물들의 충분한 확산과 활성화가 어려워서 P형 게이트 내의 이온농도가 감소되는 절연영역이 발생되는데, 이러한 절연영역은 원하지 않는 게이트산화막 두께를 증가시키는 원인이 되어 문턱전압이 변화되는 문제점이 있었다.Due to such a problem, it is impossible to sufficiently raise the temperature during the subsequent annealing process, thereby decreasing the junction depth, increasing the junction leakage current, and insufficient diffusion and activation of the impurities implanted into the P-type gate due to insufficient heat treatment, There is a problem that the threshold voltage is changed due to the increase of the undesired gate oxide film thickness.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, PMOS 반도체소자에서 게이트에 주입된 보론이 채널영역으로 침투되는 보론 페니트레이션 현상을 방지할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing boron pnation phenomenon in which a boron implanted into a gate of a PMOS semiconductor device penetrates into a channel region, There is a purpose.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은, NMOS 형성영역과 PMOS 형성영역이 정의된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 절연막, 제 1다결정 실리콘막, 다결정 실리콘 게르마늄막 및 제 2다결정 실리콘막을 차례로 형성하는 단계; 상기 PMOS 형성영역을 블로킹하고, 상기 NMOS 형성영역의 제 2다결정 실리콘막에 N형 불순물을 도핑하는 단계; 포토리쏘그라피 공정에 의해 상기 N형 불순물이 도핑된 제 2다결정 실리콘막, 다결정 실리콘 게르마늄막, 제 1다결정 실리콘막 및 절연막을 선택적으로 식각하여 상기 NMOS 형성영역 및 PMOS 형성영역에 게이트 절연막이 개재된 각각의 제 1 및 제 2 게이트를 형성하는 단계; 상기 제 1 및 제 2게이트가 형성된 반도체기판에 1차 열처리를 실시하여 상기 제 1 및 제 2 게이트 내의 게르마늄 이온을 1차로 재분포시키는 단계; 상기 제 1 및 제 2 게이트 양측 하부의 반도체기판 부분 각각에 N형 및 P형 엘디디영역을 형성하는 단계; 상기 제 1 및 제 2 게이트 측면에 버퍼산화막 및 절연 스페이서를 차례로 형성하는 단계; 상기 절연 스페이서 양측 하부의 반도체기판 부분 각각에 N형 및 P형 소오스/드레인영역을 형성하는 단계; 상기 N형 및 P형 소오스/드레인영역이 형성된 반도체기판에 2차 열처리를 실시하여 상기 제 1 및 제 2 게이트 내의 게르마늄 이온을 2차로 재분포시키는 단계; 및 상기 제 1 및 제 2 게이트와 상기 N형 및 P형 소오스/드레인영역 상에 각각 실리사이드막을 형성하는 단계;를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: providing a semiconductor substrate having an NMOS formation region and a PMOS formation region defined therein; Forming an insulating film, a first polysilicon film, a polysilicon germanium film, and a second polysilicon film on the semiconductor substrate in order; Blocking the PMOS formation region and doping an N-type impurity into the second polysilicon film in the NMOS formation region; The second polysilicon film, the polysilicon germanium film, the first polysilicon film, and the insulating film doped with the N-type impurity are selectively etched by a photolithography process so that a gate insulating film is interposed between the NMOS forming region and the PMOS forming region Forming respective first and second gates; Performing a first heat treatment on the semiconductor substrate on which the first and second gates are formed to redistribute germanium ions in the first and second gates in a first order; Forming N-type and P-type LDD regions in each of the semiconductor substrate portions under the first and second gates on both sides; Sequentially forming a buffer oxide film and an insulating spacer on the first and second gate sides; Forming N-type and P-type source / drain regions in each of the semiconductor substrate portions below the insulating spacers; Performing a second heat treatment on the semiconductor substrate on which the N-type and P-type source / drain regions are formed to redistribute germanium ions in the first and second gates in a second order; And forming a silicide film on the first and second gates and the N-type and P-type source / drain regions, respectively.

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(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하도록 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 개략도이다.(Example)
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
2A to 2F are schematic views for explaining a method of manufacturing a semiconductor device according to the present invention.

본 발명의 반도체소자의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저, NMOS 형성영역(Ⅲ)과 PMOS 형성영역(Ⅳ)이 정의된 반도체기판(100)에 공지의 STI 공정을 통해 트렌치(106) 및 트렌치(106)를 매립하는 소자격리막(108)을 형성한 후, 통상의 이온도핑 공정 및 열확산 공정을 차례로 실시하여 N웰(102) 및 P웰(104)을 각각 형성한다. 2A, a method of manufacturing a semiconductor device according to an embodiment of the present invention includes first forming a trench (not shown) through a known STI process on a semiconductor substrate 100 defining an NMOS forming region III and a PMOS forming region IV, 106 and the trench 106 are formed on the semiconductor substrate 101. The N well 102 and the P well 104 are formed by sequentially performing a normal ion doping process and a thermal diffusion process.

이어, 도 2b에 도시된 바와 같이, 상기 N웰(102) 및 P웰(104)을 포함한 기판 전면에 NH4OH, H2O2 및 H2O 를 1:1:5의 비율로 혼합한 세정액에 의해 세정 공정을 실시하여 표면에 잔존하는 자연산화막(미도시)을 습식 식각하여 제거한 다음, 상기 습식 식각 완료된 기판 전면에 질화산화막(120), 제 1다결정 실리콘막(122), 다결정실리콘 게르마늄막 (124) 및 제 2다결정 실리콘막(126)을 차례로 형성한다. 이때, 상기 질화산화막(120)은 산화질소(NO)가스 분위기에서 성장하며, 상기 성장온도는 750∼950℃ 온도에서 진행된다. 또한, 상기 제 1 다결정 실리콘막(122)은 600∼630℃ 온도에서 사일렌가스(SiH4)를 공급하여 형성하며, 100∼300Å두께로 증착한다. 상기 다결정 실리콘 게르마늄막(124)은 게르마늄의 농도는 30%, 실리콘 농도는 70% 가량되도록 하며, 800∼1800Å 두께로 증착한다. 상기 제 2다결정 실리콘막(126)은 상기 제 1다결정 실리콘막(122)과 동일 조건하에서 형성하며, 500∼600Å 두께로 증착한다.Next, as shown in FIG. 2B, NH 4 OH, H 2 O 2, and H 2 O are mixed on the entire surface of the substrate including the N well 102 and the P well 104 at a ratio of 1: 1: 5 (Not shown) remaining on the surface is removed by wet etching, and then a nitrided oxide film 120, a first polysilicon film 122, a polycrystalline silicon germanium film A film 124 and a second polysilicon film 126 are sequentially formed. At this time, the nitrided oxide film 120 grows in a nitrogen oxide (NO) gas atmosphere, and the growth temperature is maintained at a temperature of 750 to 950 ° C. The first polysilicon film 122 is formed by supplying SiH 4 gas at a temperature of 600 to 630 ° C. and is deposited to a thickness of 100 to 300 Å. The polycrystalline silicon germanium film 124 is deposited to have a germanium concentration of 30% and a silicon concentration of 70% and a thickness of 800 to 1800A. The second polysilicon layer 126 is formed under the same conditions as the first polysilicon layer 122, and is deposited to a thickness of 500 to 600 ANGSTROM.

그 다음, 제 2다결정 실리콘막(126) 상에 감광막을 도포하고 노광 및 현상하여 PMOS 형성영역(Ⅲ)을 덮고 NMOS 형성영역(Ⅳ)을 노출시키는 제 1감광막 패턴(150)을 형성한다. 이 후, 상기 제 1감광막 패턴(150)을 마스크로 하고 NMOS 형성영역(Ⅲ)에 선택적으로 N형 불순물 도핑공정(170)을 실시한다. 이때, 상기 N형 이온으로는 인(phosphorus)(P31)를 들 수 있다.Next, a photoresist film is coated on the second polysilicon film 126, exposed and developed to form a first photoresist pattern 150 covering the PMOS formation region III and exposing the NMOS formation region IV. Thereafter, an N-type impurity doping process 170 is selectively performed on the NMOS forming region III using the first photoresist pattern 150 as a mask. The N-type ion may be phosphorus (P31).

이 후, 제 1감광막 패턴을 제거한 후, 도 2c에 도시된 바와 같이, 포토리소그라피 공정에 의해 상기 제 2다결정 실리콘막, 다결정 실리콘 게르마늄막, 제 1다결정 실리콘막 및 질화산화막을 선택적으로 식각하여 NMOS 형성영역(Ⅲ) 및 PMOS 형성영역(Ⅳ)에 각각 게이트 절연막(121)이 개재된 제 1 및 제 2게이트(130)(132)를 형성한다. 이어, 상기 제 1 및 제 2게이트(130)(132)를 포함한 기판 전면에 800∼950℃온도에서 산소 분위기의 열처리 공정(160)을 실시한다. 이때, 상기 열처리 공정(160)은 상기 제 1 및 제 2게이트(130)(132) 식각 공정 시 플라즈마 데미지(plasma damage)를 제거하고 N형 이온이 도핑된 제 1게이트(130) 내의 게르마늄 이온의 재분포를 위한 것으로서, N형 이온이 도핑된 제 1게이트(130) 내의 게르마늄 이온은 제 1다결정 실리콘막과 제 2다결정 실리콘막으로 1차 재분포되어 농도가 최초 증착 시의 30%에서 20%정도로 감소하게 된다. 또한, NMOS 형성영역(Ⅳ)의 제 2게이트(132) 내의 게르마늄은 제 1다결정 실리콘막과 제 2다결정 실리콘막로의 확산이 상기 제 1게이트(130) 내의 게르마늄 보다 작게 나타나며, 농도는 최초 증착 시의 30%에서 27% 정도로 감소하게 된다. 즉, 도 2b의 선택적 N형 불순물도핑공정(170)에 의해 제 1 및 제 2게이트(130)(132) 내의 게르마늄의 재분포 특성차가 존재하게 된다.After the first photoresist pattern is removed, the second polysilicon film, the polysilicon germanium film, the first polysilicon film, and the nitrided oxide film are selectively etched by a photolithography process to form an NMOS The first and second gates 130 and 132 in which the gate insulating film 121 is interposed are formed in the formation region III and the PMOS formation region IV, respectively. Next, the entire surface of the substrate including the first and second gates 130 and 132 is subjected to a heat treatment process 160 in an oxygen atmosphere at a temperature of 800 to 950 ° C. At this time, the heat treatment process 160 removes plasma damage during the etching process of the first and second gates 130 and 132 and removes germanium ions in the first gate 130 doped with N-type ions For redistribution, the germanium ions in the first gate 130 doped with N-type ions are first redistributed into the first polysilicon film and the second polysilicon film so that the concentration is reduced from 30% to 20% . In addition, the germanium in the second gate 132 of the NMOS forming region IV appears to be smaller in diffusion into the first polysilicon film and the second polysilicon film than the germanium in the first gate 130, From 30% to 27% of the city. That is, there is a redistribution characteristic difference of germanium in the first and second gates 130 and 132 by the selective N-type impurity doping process 170 of FIG. 2B.

그 다음, 도 2d에 도시된 바와 같이, 열처리 공정이 완료된 기판 상에 NMOS 형성영역(Ⅲ)을 덮고 PMOS 형성영역(Ⅳ)을 노출시키는 제 2감광막 패턴(152)을 형성하고 나서, 상기 제 2감광막 패턴(152)을 마스크로 하고 상기 PMOS 형성영역(Ⅳ)에 엘디디용 P형 불순물 도핑 공정(172)을 실시하여 제 2게이트(132) 양측 하부 기판에 P형 엘디디영역(140)을 형성한다. 이 후, 제 2감광막 패턴을 제거한다.Next, as shown in FIG. 2D, a second photoresist pattern 152 covering the NMOS formation region III and exposing the PMOS formation region IV is formed on the substrate on which the heat treatment process has been completed, A P-type impurity doping process 172 is performed on the PMOS forming region IV using the photoresist pattern 152 as a mask and a P-type LDD region 140 is formed on the lower substrate on both sides of the second gate 132 . Thereafter, the second photoresist pattern is removed.

이어, 도 2e에 도시된 바와 같이, 상기 P형 엘디디영역(140)을 포함한 기판 상에 PMOS 형성영역(Ⅳ)을 덮고 NMOS 형성영역(Ⅲ)을 노출시키는 제 3감광막 패턴(154)을 형성하고 나서, 상기 제 3감광막 패턴(154)을 마스크로 하고 상기 NMOS 형성영역(Ⅲ)에 엘디디용 N형 불순물 도핑 공정(174)을 실시하여 제 1게이트(130) 양측 하부 기판에 N형 엘디디영역(142)을 형성한다. 그 다음, 제 3감광막 패턴을 제거한다.Next, as shown in FIG. 2E, a third photoresist pattern 154 covering the PMOS formation region IV and exposing the NMOS formation region III is formed on the substrate including the P-type LDD region 140 Type impurity doping process 174 is performed on the NMOS forming region III using the third photoresist pattern 154 as a mask to form N type impurity doping process 174 on both lower sides of the first gate 130, To form the DDI region 142. Then, the third photoresist pattern is removed.

이 후, 도 2f에 도시된 바와 같이, 상기 제 1 및 제 2게이트(130)(132) 양측에 버퍼 산화막(134) 및 절연 스페이서(136)를 각각 형성한다. 그런 다음, 상기 제 2감광막 패턴과 동일 형상의 패턴을 이용하여 PMOS 형성영역(Ⅳ)에 소오스/드레인용 P형 불순물도핑 공정(미도시)을 실시하여 제 2게이트(132)의 절연 스페이서(136) 하부의 기판에 P형 소오스/드레인영역(146)을 형성하고, 다시 제 1감광막 패턴과 동일하게 PMOS 형성영역(Ⅳ)을 블로킹하고 NMOS 형성영역(Ⅲ)에 소오스/드레인용 N형 불순물도핑 공정(미도시)을 실시하여 제 1게이트(130)의 절연 스페이서(136) 하부의 기판에 N형 소오스/드레인영역(148)을 형성한다. 2F, a buffer oxide film 134 and an insulating spacer 136 are formed on both sides of the first and second gates 130 and 132, respectively. Then, a P-type impurity doping process (not shown) for source / drain is performed on the PMOS forming region IV using a pattern having the same shape as that of the second photoresist pattern so that the insulating spacer 136 Type source / drain region 146 is formed on the substrate under the first photoresist film pattern and the PMOS formation region IV is blocked similarly to the first photoresist pattern and the N-type impurity doping for the source / drain is added to the NMOS formation region (III) An N-type source / drain region 148 is formed on the substrate under the insulating spacer 136 of the first gate 130 by a process (not shown).

이어, N형 및 P형 소오스/드레인영역(148)(146)을 포함한 기판에 850∼1050℃ 온도에서 급속 열처리(미도시)를 실시한다. 상기 급속 열처리에 의해 제 1게이트(130) 내의 게르마늄 이온은 다시 2차 재분포되어 상기 제 1게이트(30)가 전체적으로 다결정 실리콘 게르마늄막이 된다. 상기 2차 재분포 시의 게르마늄 농도는 상기 1차 재분포의 20%에서 12% 이하로 감소된다. 또한, 제 2게이트(132) 내의 게르마늄 이온은 두께가 얇은 제1다결정 실리콘막으로 완전하게 확산이 이루어지고 두께가 비교적 두꺼운 제 2다결정 실리콘막으로는 확산되지 않는다. Subsequently, the substrate including the N-type and P-type source / drain regions 148 and 146 is subjected to rapid thermal annealing (not shown) at a temperature of 850 to 1050 ° C. The germanium ions in the first gate 130 are redistributed again by the rapid thermal annealing so that the first gate 30 becomes a polycrystalline silicon germanium film as a whole. The germanium concentration at the secondary redistribution is reduced from 20% to 12% of the primary redistribution. In addition, the germanium ions in the second gate 132 are completely diffused into the first polysilicon film having a small thickness and not diffused into the second polysilicon film having a relatively large thickness.

즉, 제 1게이트(130)는 게르마늄 농도가 12%이하로 낮고, 제 2게이트(132)는 게르마늄 농도가 30%로 높은 제 1다결정 실리콘막과 게르마늄 이온이 전혀 없는 제 2다결정 실리콘막의 이중 구조를 가진다.That is, the first gate 130 has a low germanium concentration of 12% or less and the second gate 132 has a double structure of a first polysilicon film having a germanium concentration of 30% and a second polysilicon film having no germanium ion .

그런 다음, N형 및 P형 소오스/드레인영역(148)(146)에 잔존하는 산화막을 습식 식각 공정에 의해 제거한 후(미도시), 자기 정렬 실리사이드 공정을 진행하여 제 1, 제 2게이트(130)(132) 및 P형, N형 소오스/드레인영역(146)(148) 상부에 각각의 실리사이드막(149)을 형성한다. 이때, 상기 실리사이드막(149) 형성은, 도면에 도시되어 있지 않지만, 코발트/질화티타늄/티타늄(Co/TiN/Ti), 니켈/질화티타늄(Co/TiN) 중 어느 하나의 군을 증착하여 저온에서 급속 열처리를 실시한 다음, 반응되지 않고 잔존하는 코발트/질화티타늄/티타늄(Co/TiN/Ti), 니켈/질화티타늄(Co/TiN)을 습식 식각 공정에 의해 제거한 후 이차로 급속 열처리를 진행한다.After the oxide film remaining in the N-type and P-type source / drain regions 148 and 146 is removed by a wet etching process (not shown), the self-aligned silicide process is performed to form first and second gates 130 ) 132 and the P-type and N-type source / drain regions 146 and 148, respectively. The silicide film 149 may be formed by depositing any one of cobalt / titanium nitride / titanium (Co / TiN / Ti) and nickel / titanium nitride (Co / TiN) (Co / TiN / Ti) and nickel / titanium nitride (Co / TiN) remaining unreacted are removed by a wet etching process, followed by rapid thermal annealing .

이상에서와 같이, 본 발명에서는 게이트 절연막으로서 질화산화막을 사용함으로써 NMOS 영역에서의 핫캐리어 면역 특성을 증가시키어 소자의 신뢰성을 향상시킨다. 또한, NMOS 소자에 있어서, N형 게이트 형성물질로서 불순물의 용해도가 높은 다결정 실리콘 게르마늄막을 적용함으로써 상기 게이트 형성물질에 의해 게이트 절연막으로의 보론 페니트레이션 현상이 방지되고, 게이트 내의 불순물 농도가 감소되어 발생되는 절연 영역 문제를 개선할 수 있다.As described above, in the present invention, the use of the nitride oxide film as the gate insulating film increases the hot carrier immunity characteristic in the NMOS region, thereby improving the reliability of the device. Further, in the NMOS device, by applying a polycrystalline silicon germanium film having a high impurity solubility as the N-type gate forming material, the boron pannation phenomenon to the gate insulating film is prevented by the gate forming material and the impurity concentration in the gate is reduced The problem of the generated insulation area can be improved.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, the present invention can be variously modified without departing from the gist of the present invention.

Claims (12)

NMOS 형성영역과 PMOS 형성영역이 정의된 반도체기판을 제공하는 단계; Providing a semiconductor substrate having an NMOS forming region and a PMOS forming region defined therein; 상기 반도체기판 상에 절연막, 제 1다결정 실리콘막, 다결정 실리콘 게르마늄막 및 제 2다결정 실리콘막을 차례로 형성하는 단계; Forming an insulating film, a first polysilicon film, a polysilicon germanium film, and a second polysilicon film on the semiconductor substrate in order; 상기 PMOS 형성영역을 블로킹하고, 상기 NMOS 형성영역의 제 2다결정 실리콘막에 N형 불순물을 도핑하는 단계; Blocking the PMOS formation region and doping an N-type impurity into the second polysilicon film in the NMOS formation region; 포토리쏘그라피 공정에 의해 상기 N형 불순물이 도핑된 제 2다결정 실리콘막, 다결정 실리콘 게르마늄막, 제 1다결정 실리콘막 및 절연막을 선택적으로 식각하여 상기 NMOS 형성영역 및 PMOS 형성영역에 게이트 절연막이 개재된 각각의 제 1 및 제 2 게이트를 형성하는 단계; The second polysilicon film, the polysilicon germanium film, the first polysilicon film, and the insulating film doped with the N-type impurity are selectively etched by a photolithography process so that a gate insulating film is interposed between the NMOS forming region and the PMOS forming region Forming respective first and second gates; 상기 제 1 및 제 2게이트가 형성된 반도체기판에 1차 열처리를 실시하여 상기 제 1 및 제 2 게이트 내의 게르마늄 이온을 1차로 재분포시키는 단계; Performing a first heat treatment on the semiconductor substrate on which the first and second gates are formed to redistribute germanium ions in the first and second gates in a first order; 상기 제 1 및 제 2 게이트 양측 하부의 반도체기판 부분 각각에 N형 및 P형 엘디디영역을 형성하는 단계; Forming N-type and P-type LDD regions in each of the semiconductor substrate portions under the first and second gates on both sides; 상기 제 1 및 제 2 게이트 측면에 버퍼산화막 및 절연 스페이서를 차례로 형성하는 단계; Sequentially forming a buffer oxide film and an insulating spacer on the first and second gate sides; 상기 절연 스페이서 양측 하부의 반도체기판 부분 각각에 N형 및 P형 소오스/드레인영역을 형성하는 단계; Forming N-type and P-type source / drain regions in each of the semiconductor substrate portions below the insulating spacers; 상기 N형 및 P형 소오스/드레인영역이 형성된 반도체기판에 2차 열처리를 실시하여 상기 제 1 및 제 2 게이트 내의 게르마늄 이온을 2차로 재분포시키는 단계; 및 Performing a second heat treatment on the semiconductor substrate on which the N-type and P-type source / drain regions are formed to redistribute germanium ions in the first and second gates in a second order; And 상기 제 1 및 제 2 게이트와 상기 N형 및 P형 소오스/드레인영역 상에 각각 실리사이드막을 형성하는 단계; Forming a silicide film on the first and second gates and the N-type and P-type source / drain regions, respectively; 를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.And forming a second insulating film on the semiconductor substrate. 제 1항에 있어서, 상기 절연막은 질화산화막을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film is a nitride oxide film. 제 2항에 있어서, 상기 질화산화막은 750∼950℃ 온도에서 상기 기판에 산화질소를 주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법. 3. The method according to claim 2, wherein the nitrided oxide film is formed by implanting nitrogen oxide into the substrate at a temperature of 750 to 950 占 폚. 제 1항에 있어서, 상기 절연막을 형성하기 이전에 상기 기판에 NH4OH, H2O2 및 H2O 를 1:1:5의 비율로 혼합한 세정액을 이용하여 세정처리를 실시하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, further comprising, before forming the insulating film, performing a cleaning process using a cleaning liquid in which NH 4 OH, H 2 O 2, and H 2 O are mixed at a ratio of 1: 1: 5 Wherein the first semiconductor layer and the second semiconductor layer are stacked. 제 1항에 있어서, 상기 다결정 실리콘 게르마늄막은 게르마늄의 함량이 20∼35%이고 실리콘의 함량이 65∼80%인 것을 특징으로 하는 반도체소자의 제조 방법.The method for manufacturing a semiconductor device according to claim 1, wherein the polysilicon germanium film has a germanium content of 20 to 35% and a silicon content of 65 to 80%. 제 1항에 있어서, 상기 제 1다결정 실리콘막은 사일렌가스를 공급하여 100∼300Å두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the first polysilicon film is deposited to a thickness of 100 to 300 Å by supplying a silane gas. 제 1항에 있어서, 상기 제 2다결정 실리콘막은 사일렌가스를 공급하여 500∼600Å두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the second polysilicon film is deposited to a thickness of 500 to 600 ANGSTROM by supplying a silane gas. 제 1항에 있어서, 상기 제 1 및 제 2다결정 실리콘막은 600∼630℃온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The method according to claim 1, wherein the first and second polysilicon films are formed at a temperature of 600 to 630 캜. 제 1항에 있어서, 상기 다결정 실리콘 게르마늄막은 800∼1800Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the polysilicon germanium film has a thickness of 800 to 1800 angstroms And forming a semiconductor layer on the semiconductor substrate. 제 1항에 있어서, 상기 1차 열처리 공정은 800∼950℃온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the first heat treatment process is performed at a temperature of 800 to 950 占 폚. 제 1항에 있어서, 상기 2차 열처리 공정은 850∼1050℃ 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The method for manufacturing a semiconductor device according to claim 1, wherein the second heat treatment step is performed at a temperature of 850 to 1050 캜. 제 1항에 있어서, 상기 실리사이드 형성 공정은, 코발트/질화티타늄/티타늄(Co/TiN/Ti), 니켈/질화티타늄(Co/TiN) 중 어느 하나를 이용하는 것을 특징 으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the silicide formation process uses any one of cobalt / titanium nitride / titanium (Co / TiN / Ti) and nickel / titanium nitride (Co / TiN).
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