KR100611785B1 - Method of fabricating semiconductor device including doped silicon layer contacted to semiconductor substrate - Google Patents

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Abstract

NMOS 트랜지스터의 소오스/드레인 을 형성하고 제1 RTA를 실시한 후, PMOS 트랜지스터를 형성하고, 소오스/드레인에 접하는 도핑된 실리콘막을 형성한 다음, 상기 제1 RTA 보다 낮은 온도에서 제2 RTA를 진행한다. 이에 따라, 도핑된 실리콘막 내의 도펀트가 반도체 기판으로 확산되는 것을 방지할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터의 특성 저하를 방지할 수 있다.After forming a source / drain of the NMOS transistor and performing a first RTA, a PMOS transistor is formed, a doped silicon film in contact with the source / drain is formed, and then a second RTA is performed at a lower temperature than the first RTA. As a result, diffusion of the dopant in the doped silicon film into the semiconductor substrate can be prevented, and deterioration of characteristics of the NMOS transistor and the PMOS transistor can be prevented.

NMOS 트랜지스터, PMOS 트랜지스터, 랜딩 플러그 폴리실리콘막, 열처리NMOS transistor, PMOS transistor, landing plug polysilicon film, heat treatment

Description

소오스 드레인에 접하는 도핑된 실리콘막을 구비하는 반도체 소자의 제조 방법{Method of fabricating semiconductor device including doped silicon layer contacted to semiconductor substrate} Method of fabricating a semiconductor device having a doped silicon film in contact with the source drain {Method of fabricating semiconductor device including doped silicon layer contacted to semiconductor substrate}             

도 1은 종래 기술에 따른 반도체 소자의 제조 공정 순서도.1 is a manufacturing process flow chart of a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 순서도.2 is a manufacturing process flowchart of a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도.3A to 3C are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4a는 본 발명에 따른 제1 RTA의 온도 변화를 보이는 그래프.Figure 4a is a graph showing the temperature change of the first RTA according to the present invention.

도 4b는 본 발명에 따른 제2 RTA의 온도 변화를 보이는 그래프.Figure 4b is a graph showing the temperature change of the second RTA according to the present invention.

* 도면의 주요부분에 대한 도면 부호의 설명 *Explanation of reference numerals for the main parts of the drawing

100: 반도체 기판 110: 소자분리막100: semiconductor substrate 110: device isolation film

120: 게이트 산화막 130: 게이트 전극120: gate oxide film 130: gate electrode

140: 스페이서막 141, 142: 스페이서140: spacer film 141, 142: spacer

150, 160: 소오스/드레인 170: 층간절연막150, 160: source / drain 170: interlayer insulating film

180: 랜딩 플러그 폴리실리콘막 180: landing plug polysilicon film

본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 소오스 드레인에 접하는 도핑된 실리콘막을 구비하는 반도체 소자의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method of manufacturing a semiconductor device having a doped silicon film in contact with a source drain.

MOS 트랜지스터의 디자인 룰(design rule)이 100 nm 급 이하로 급속히 감소되면서 얕은 접합(shallow junction) 소오스/드레인 형성이 필수적으로 요구되고 있는 실정이다. As the design rules of MOS transistors are rapidly reduced to 100 nm or less, shallow junction source / drain formation is indispensable.

도 1을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명한다.A method of manufacturing a semiconductor device according to the prior art will be described with reference to FIG. 1.

먼저, NMOS 트랜지스터를 형성한다(11). 상기 NMOS 트랜지스터 형성은 다음과 같은 과정에 따라 진행될 수 있다. 즉, 반도체 기판에 소자분리막을 형성한 후, NMOS 트랜지스터 영역의 반도체 기판 내에 p형 웰을 형성하고, PMOS 트랜지스터 영역의 반도체 기판 내에 n형 웰을 형성한다. 이어서, p형 웰 및 n형 웰 상에 각각 게이트 산화막 및 게이트를 형성한다. 이어서, 스페이서막을 증착한다. 다음으로, PMOS 트랜지스터 영역을 덮는 마스크층을 형성하고, NMOS 트랜지스터 영역의 스페이서막을 전면식각하여 게이트의 측벽 상에 스페이서를 형성하고, 불순물을 이온주입하여 n형 소오스/드레인을 형성함으로써 NMOS 트랜지스터를 형성한다. First, an NMOS transistor is formed (11). The NMOS transistor formation may proceed according to the following process. That is, after forming an isolation film in a semiconductor substrate, a p-type well is formed in the semiconductor substrate of the NMOS transistor region, and an n-type well is formed in the semiconductor substrate of the PMOS transistor region. Subsequently, a gate oxide film and a gate are formed on the p-type well and the n-type well, respectively. Subsequently, a spacer film is deposited. Next, a NMOS transistor is formed by forming a mask layer covering the PMOS transistor region, forming a spacer on the sidewall of the gate by etching the spacer film of the NMOS transistor region, and forming an n-type source / drain by ion implantation of impurities. do.

다음으로, PMOS 트랜지스터를 형성한다(12). 즉, PMOS 트랜지스터 영역을 덮는 상기 마스크층을 제거하고, NMOS 트랜지스터 영역을 덮는 마스크층을 형성하고, PMOS 트랜지스터 영역의 스페이서막을 전면식각하여 게이트의 측벽 상에 스페이서를 형성하고, 불순물을 이온주입하여 p형 소오스/드레인을 형성함으로써 PMOS 트랜지스터를 형성한다.Next, a PMOS transistor is formed (12). That is, the mask layer covering the PMOS transistor region is removed, a mask layer covering the NMOS transistor region is formed, the spacer film of the PMOS transistor region is etched all over, a spacer is formed on the sidewall of the gate, and impurities are implanted to p A PMOS transistor is formed by forming a type source / drain.

이후, 랜딩 플러그 폴리실리콘막을 증착한다(13). 상기 랜딩 플러그 폴리실리콘막은 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 반도체 기판을 덮는 층간절연막을 통과하여 NMOS 트랜지스터(또는 PMOS 트랜지스터)의 소오스/드레인과 접하도록 형성한다.Thereafter, a landing plug polysilicon film is deposited (13). The landing plug polysilicon layer is formed so as to be in contact with the source / drain of the NMOS transistor (or PMOS transistor) through an interlayer insulating film covering the semiconductor substrate on which the NMOS transistor and the PMOS transistor are formed.

다음으로, 1000 ℃ 이상의 온도에서 RTA(rapid thermal annealing)를 실시한다(14). 상기 열처리에 의해, NMOS 트랜지스터의 n형 소오스/드레인 및 PMOS 트랜지스터의 p형 소오스/드레인 내에 주입된 불순물을 활성화시킨다. 그러나, 이러한 열처리에 의해 랜딩 폴리실리콘막 내의 도펀트들이 반도체 기판으로 확산되는 현상이 일어난다. 이를 방지하기 위해, 상기 열처리의 온도를 감소시켜야할 필요성이 대두되었다.Next, rapid thermal annealing (RTA) is performed at a temperature of 1000 ° C. or higher (14). By the heat treatment, impurities implanted in the n-type source / drain of the NMOS transistor and the p-type source / drain of the PMOS transistor are activated. However, such a heat treatment causes the dopants in the landing polysilicon film to diffuse into the semiconductor substrate. In order to prevent this, there is a need to reduce the temperature of the heat treatment.

전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 소오스 드레인에 접하는 도핑된 실리콘막을 구비하는 반도체 소자의 제조 방법을 제공한다.
The present invention for solving the above problems provides a method of manufacturing a semiconductor device having a doped silicon film in contact with the source drain.

본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1 및 제2 게이트를 형성하는 단계와, 상기 제1 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제1 도전형을 갖는 제1 소오스/드레인을 형성하는 단계와, 제1 RTA 공정을 실시하는 단계와, 상기 제2 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제2 도전형을 갖는 제2 소오스/드레인을 형성하는 단계와, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 중 적어도 어느 하나의 소오스/드레인과 접하도록 도핑된 실리콘막으로 이루어진 플러그를 형성하는 단계와, 상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming first and second gates on a semiconductor substrate, and having a first conductivity type in the semiconductor substrate exposed to both sides of the first gate. Forming a first source / drain, performing a first RTA process, forming a second source / drain having a second conductivity type in the semiconductor substrate exposed to both sides of the second gate; Forming a plug comprising a silicon film doped to contact at least one of the first source / drain and the second source / drain, and a source to which the dopants doped in the plug are connected to the plug. Performing a second RTA process at a lower temperature than the first RTA process to prevent diffusion to / drain. To provide a crude method.

본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 NMOS 트랜지스터용 제1 게이트와, PMOS 트랜지스터용 제2 게이트 전극을 각각 형성하는 단계와, 상기 제1 게이트 양단의 상기 반도체 기판 내에 n형 소오스/드레인을 형성하는 단계와, 제1 RTA 공정을 실시하는 단계와, 상기 제2 게이트 양단의 상기 반도체 기판 내에 p형 소오스/드레인을 형성하는 단계와, 상기 p형 소오스/드레인을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 통하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인에 접하도록 도핑된 실리콘막을 이용하여 플러그를 형성하는 단계와, 상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including forming a first gate for an NMOS transistor and a second gate electrode for a PMOS transistor on a semiconductor substrate, and forming the semiconductor substrate across the first gate. Forming an n-type source / drain in the substrate, performing a first RTA process, forming a p-type source / drain in the semiconductor substrate across the second gate, and forming the p-type source / drain Forming an interlayer insulating film on the semiconductor substrate, and selectively etching the interlayer insulating film to form a contact hole exposing at least one source / drain of the n-type source / drain and the p-type source / drain And at least one source / drain of the n-type source / drain and the p-type source / drain through the contact hole. Forming a plug using a silicon film that is doped so that the second RTA process is performed at a lower temperature than the first RTA process to prevent dopants doped in the plug from being diffused into the source / drain connected to the plug. It provides a method for manufacturing a semiconductor device comprising the step.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도 2, 도 3a 내지 도 3c 그리고 도 4a 및 도 4b를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2, 3A to 3C, and FIGS. 4A and 4B.

도 2에 보인 바와 같이, 먼저 NMOS 트랜지스터를 형성한다(21). NMOS 트랜지스터 형성은 다음과 같이 이루어질 수 있다. 즉, 도 3a를 참조하면, 실리콘 기판 등과 같은 반도체 기판(100)에 소자분리막(110)을 형성한다. 이어서, NMOS 트랜지스터 영역(Ⅰ)의 반도체 기판(100) 내에 p형 웰(도시하지 않음)을 형성하고, PMOS 트랜지스터 영역(Ⅱ)의 반도체기판(100) 내에 n형 웰(도시하지 않음)을 형성한다. 상기 소자분리막(110)은 STI(shallow trench isolation) 공정으로 형성할 수 있다. 이어서, 반도체 기판(100) 상에 게이트 절연막(120) 및 게이트(130)를 형성한다. 상기 게이트(130)는 도핑된 폴리실리콘막 및 실리사이드막을 적층하여 형성할 수 있다. 상기 게이트 절연막(130), 상기 폴리실리콘막(150) 및 상기 실리사이드막(160)은 각각 30 Å 내지 100 Å, 500 Å 내지 1000 Å 및 800 Å 내지 1500 두께로 형성할 수 있다. 상기 실리사이드막은 텅스텐 실리사이드로 형성할 수 있다. 상기 실리사이드막을 대신하여 금속막을 형성할 수도 있다. 다음으로, 500 Å 내지 800 Å 두께의 스페이서막(140)을 형성한다. 상기 스페이서막(140)은 산화막으로 이루어지는 단일막 또는 산화막 및 질화막의 이중막으로 형성할 수 있다. 이어서, PMOS 트랜지스터 영역(Ⅱ)을 덮는 마스크층(M1)을 형성하고, NMOS 트랜지스터 영역(Ⅰ)의 스페이서막(140)을 전면식각하여 NMOS 트랜지스터의 게이트 (130) 측벽 상에 스페이서(141)를 형성하고, 게이트(130) 양단의 반도체 기판(100)(또는 p형 웰) 내에 As 또는 P를 이온주입하여 n형 소오스/드레인(150)을 형성한다. As shown in FIG. 2, an NMOS transistor is first formed 21. The NMOS transistor formation can be made as follows. That is, referring to FIG. 3A, an isolation layer 110 is formed on a semiconductor substrate 100 such as a silicon substrate. Subsequently, a p-type well (not shown) is formed in the semiconductor substrate 100 of the NMOS transistor region I, and an n-type well (not shown) is formed in the semiconductor substrate 100 of the PMOS transistor region II. do. The device isolation layer 110 may be formed by a shallow trench isolation (STI) process. Subsequently, a gate insulating film 120 and a gate 130 are formed on the semiconductor substrate 100. The gate 130 may be formed by stacking a doped polysilicon layer and a silicide layer. The gate insulating layer 130, the polysilicon layer 150, and the silicide layer 160 may be formed to have a thickness of 30 mV to 100 mV, 500 mV to 1000 mV, and 800 mV to 1500 mV, respectively. The silicide layer may be formed of tungsten silicide. A metal film may be formed in place of the silicide film. Next, a spacer film 140 having a thickness of 500 kV to 800 kV is formed. The spacer layer 140 may be formed of a single layer composed of an oxide layer or a double layer of an oxide layer and a nitride layer. Subsequently, a mask layer M1 covering the PMOS transistor region II is formed, and the spacer layer 140 of the NMOS transistor region I is etched to form a spacer 141 on the sidewall of the gate 130 of the NMOS transistor. The n-type source / drain 150 is formed by ion implantation of As or P into the semiconductor substrate 100 (or p-type well) across the gate 130.

다음으로 도 2를 참조하면, 제1 RTA 즉, 스파이크 RTA(spike rapid thermal annealing)를 실시한다(21). 제1 RTA는 n형 소오스/드레인(150) 내의 도펀트를 활성화시키면서 동시에 확산을 억제하고 결함(defect)의 발생을 방지하기 위하여 실시한다. 도 4a에 보이는 바와 같이 제1 RTA는 제1 램프업 단계(A1), 제1 안정화 단계(B1), 제2 램프업 단계(C1), 제1 RTA 단계(D1), 제1 램프 다운 단계(E1), 제2 안정화 단계(F1) 및 제2 램프 다운 단계(G1)로 진행된다. 제1 안정화 단계(B1)는 1000 sec가 넘지 않는 시간 동안 500 ℃ 내지 790 ℃ 온도에서 실시할 수 있다. 제2 램프업 단계(C1)는 100 ℃ 내지 790 ℃ 온도/sec의 램프 업 비율로 실시할 수 있다. 제1 RTA 단계(D1)는 2 sec가 넘지 않는 시간 동안 850 ℃ 내지 1250 ℃ 온도에서 실시할 수 있다. 제1 램프 다운 단계(E1)는 30 ℃ 내지 150 ℃ 온도/sec의 램프 다운 비율로 실시할 수 있다. 제2 안정화 단계(F1)는 1000 sec가 넘지 않는 시간 동안 500 ℃ 내지 790 ℃ 온도에서 실시할 수 있다. 경우에 따라, 상기 제1 안정화 단계(B1)를 생략하고, 제1 램프 업 단계(A1)에서 제2 램프 업 단계(C1)로 바로 진행할 수 있다. 또한, 제2 안정화 단계(F1)를 생략하고, 제1 램프 다운 단계(E1)에서 제2 램프 업 단계(G1)로 바로 진행할 수 있다.Next, referring to FIG. 2, the first RTA, that is, spike rapid thermal annealing (RTA), is performed (21). The first RTA is carried out to activate the dopant in the n-type source / drain 150 while simultaneously suppressing diffusion and preventing occurrence of defects. As shown in FIG. 4A, the first RTA includes a first ramp-up step A1, a first stabilization step B1, a second ramp-up step C1, a first RTA step D1, and a first ramp down step ( E1), the second stabilization step F1 and the second ramp down step G1 are performed. The first stabilization step (B1) may be carried out at a temperature of 500 ℃ to 790 ℃ for a time not more than 1000 sec. The second ramp up step C1 may be performed at a ramp up ratio of 100 ° C. to 790 ° C. temperature / sec. The first RTA step (D1) may be carried out at a temperature of 850 ℃ to 1250 ℃ for a time not more than 2 sec. The first ramp down step E1 may be performed at a ramp down ratio of 30 ° C. to 150 ° C. temperature / sec. The second stabilization step (F1) may be carried out at a temperature of 500 ℃ to 790 ℃ for a time not more than 1000 sec. In some cases, the first stabilization step B1 may be omitted and the process may directly proceed from the first ramp up step A1 to the second ramp up step C1. In addition, the second stabilization step F1 may be omitted and the process may directly proceed from the first ramp down step E1 to the second ramp up step G1.

다음으로 도 2의 순서에 따라 PMOS 트랜지스터를 형성한다(23). 도 3b를 참조하면, 상기 마스크층(M1)을 제거하고, NMOS 트랜지스터 영역(Ⅰ)을 덮는 마스크층(M2)을 형성하고, PMOS 트랜지스터 영역(Ⅱ)의 스페이서막(140)을 전면식각하여 PMOS 트랜지스터의 게이트(G)의 측벽 상에 스페이서(142)를 형성하고, BF2 또는 BF 를 이온주입하여 PMOS 트랜지스터의 p형 소오스/드레인(160)을 형성한다.Next, a PMOS transistor is formed according to the procedure of FIG. 2 (23). Referring to FIG. 3B, the mask layer M1 is removed, a mask layer M2 covering the NMOS transistor region I is formed, and the spacer layer 140 of the PMOS transistor region II is etched to form a PMOS. The spacer 142 is formed on the sidewall of the gate G of the transistor, and the p-type source / drain 160 of the PMOS transistor is formed by ion implantation of BF 2 or BF.

도 3c를 참조하면, 상기 마스크층(M2)을 제거하고, NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된 상기 반도체 기판(100) 상에 층간절연막(170)을 형성한다. 이어서, 층간절연막(170)을 선택적으로 식각하여 n형 소오스/드레인(150)을 노출시키는 콘택홀(C)을 형성한다. 경우에 따라, p형 소오스/드레인(160)을 노출시키는 콘택홀도 형성할 수 있다. 다음으로, 도 2의 순서에 따라 상기 콘택홀(C)을 갖는 반도체 기판(100) 상에 랜딩 플러그 폴리실리콘막(180)을 형성한다(24). 상기 랜딩 플러그 폴리실리콘막(180)은 상기 콘택홀(C)의 저면에서 상기 n형 소오스/드레인(150)과 접한다.Referring to FIG. 3C, the mask layer M2 is removed and an interlayer insulating film 170 is formed on the semiconductor substrate 100 on which the NMOS transistor and the PMOS transistor are formed. Subsequently, the interlayer insulating layer 170 is selectively etched to form a contact hole C exposing the n-type source / drain 150. In some cases, a contact hole exposing the p-type source / drain 160 may be formed. Next, the landing plug polysilicon layer 180 is formed on the semiconductor substrate 100 having the contact hole C in the order of FIG. 2 (24). The landing plug polysilicon layer 180 contacts the n-type source / drain 150 at the bottom of the contact hole C.

이어서, 도 2의 순서를 따라 제2 RTA를 실시한다(25). 도 4b에 보이는 바와 같이 제2 RTA는 제1 램프업 단계(A2), 제1 안정화 단계(B2), 제2 램프업 단계(C2), 제2 RTA 단계(D2), 제1 램프 다운 단계(E2), 제2 안정화 단계(F2) 및 제2 램프 다운 단계(G2)로 진행된다. 제1 안정화 단계(B2)는 1000 sec가 넘지 않는 시간 동안 400 ℃ 내지 700 ℃ 온도에서 실시할 수 있다. 제2 램프업 단계(C2)는 10 ℃ 내지 90 ℃ 온도/sec의 램프 업 비율로 실시할 수 있다. 제2 RTA 단계(D2)는 10 sec 내지 100 sec 동안 750 ℃ 내지 975 ℃ 온도에서 실시할 수 있다. 제1 램프 다운 단계(E2)는 5 ℃ 내지 50 ℃ 온도/sec의 램프 다운 비율로 실시할 수 있다. 제2 안정화 단계(F2)는 1000 sec가 넘지 않는 시간 동안 400 ℃ 내지 800 ℃ 온도에서 실시할 수 있다. 상기 제1 안정화 단계(B2)를 생략하고, 제1 램프 업 단계(A2)에서 제2 램프 업 단계(C2)로 바로 진행할 수 있다. 또한, 제2 안정화 단계(F2)를 생략하고, 제1 램프 다운 단계(E2)에서 제2 램프 업 단계(G2)로 바로 진행할 수 있다..Subsequently, a second RTA is performed according to the procedure of FIG. 2 (25). As shown in FIG. 4B, the second RTA includes a first ramp-up step A2, a first stabilization step B2, a second ramp-up step C2, a second RTA step D2, and a first ramp down step ( E2), the second stabilization step F2 and the second ramp down step G2 proceed. The first stabilization step (B2) may be carried out at a temperature of 400 ℃ to 700 ℃ for a time not more than 1000 sec. The second ramp up step C2 may be performed at a ramp up ratio of 10 ° C. to 90 ° C. temperature / sec. The second RTA step (D2) can be carried out at a temperature of 750 ℃ to 975 ℃ for 10 sec to 100 sec. The first ramp down step E2 may be performed at a ramp down ratio of 5 ° C. to 50 ° C. temperature / sec. The second stabilization step (F2) may be carried out at a temperature of 400 ℃ to 800 ℃ for a time not more than 1000 sec. The first stabilization step B2 may be omitted and the process may directly proceed from the first ramp up step A2 to the second ramp up step C2. In addition, the second stabilization step F2 may be omitted and the process may directly proceed to the second ramp up step G2 from the first ramp down step E2.

한편, 상기 제2 RTA 실시 전 또는 후, 상기 랜딩 플러그 폴리실리콘막(180)을 연마하거나 에치백하여 상기 콘택홀(C) 내에만 상기 랜딩 플러그 폴리실리콘막(180)을 잔류시킴으로써 랜딩플러그를 형성할 수 있다. On the other hand, before or after the second RTA, the landing plug polysilicon layer 180 is ground or etched back to leave the landing plug polysilicon layer 180 only in the contact hole C to form a landing plug. can do.

전술한 본 발명의 바람직한 실시예에서는 NMOS 트랜지스터를 먼저 형성하고 PMOS 트랜지스터를 후에 형성하는 것을 설명하였다. 그러나, PMOS 트랜지스터를 먼저 형성하고 제1 RTA를 실시한 다음, NMOS 트랜지스터 형성, 랜딩 플러그 폴리실리콘막 형성 및 제2 RTA를 진행할 수도 있다.In the above-described preferred embodiment of the present invention, the formation of the NMOS transistor first and the PMOS transistor later have been described. However, the PMOS transistor may be formed first and the first RTA may be performed, followed by the NMOS transistor formation, the landing plug polysilicon film formation, and the second RTA.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

전술한 바와 같이 이루어지는 본 발명은, NMOS 트랜지스터의 소오스/드레인 을 형성하고 제1 RTA를 실시한 후, PMOS 트랜지스터를 형성하고, 소오스/드레인에 접하는 도핑된 실리콘막을 형성한 다음, 상기 제1 RTA 보다 낮은 온도에서 제2 RTA를 진행함으로써, 도핑된 실리콘막 내의 도펀트가 반도체 기판으로 확산되는 것을 방지할 수 있다. 그에 따라, NMOS 트랜지스터 및 PMOS 트랜지스터의 특성 저하를 방지할 수 있다.
According to the present invention as described above, after forming a source / drain of an NMOS transistor and performing a first RTA, a PMOS transistor is formed, a doped silicon film in contact with the source / drain is formed, and then lower than the first RTA. By advancing the second RTA at the temperature, it is possible to prevent the dopant in the doped silicon film from diffusing into the semiconductor substrate. This can prevent deterioration of characteristics of the NMOS transistor and the PMOS transistor.

Claims (6)

반도체 기판 상에 제1 및 제2 게이트를 형성하는 단계;Forming first and second gates on the semiconductor substrate; 상기 제1 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제1 도전형을 갖는 제1 소오스/드레인을 형성하는 단계;Forming a first source / drain having a first conductivity type in the semiconductor substrate exposed to both sides of the first gate; 제1 RTA 공정을 실시하는 단계;Performing a first RTA process; 상기 제2 게이트의 양측으로 노출되는 상기 반도체 기판 내에 제2 도전형을 갖는 제2 소오스/드레인을 형성하는 단계;Forming a second source / drain having a second conductivity type in the semiconductor substrate exposed to both sides of the second gate; 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 중 적어도 어느 하나의 소오스/드레인과 접하도록 도핑된 실리콘막으로 이루어진 플러그를 형성하는 단계; 및Forming a plug made of a silicon film doped to contact at least one source / drain of the first source / drain and the second source / drain; And 상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계Conducting a second RTA process at a lower temperature than the first RTA process to prevent dopants doped in the plug from diffusing into the source / drain associated with the plug; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 반도체 기판 상에 NMOS 트랜지스터용 제1 게이트와, PMOS 트랜지스터용 제2 게이트 전극을 각각 형성하는 단계;Forming a first gate for an NMOS transistor and a second gate electrode for a PMOS transistor, respectively, on a semiconductor substrate; 상기 제1 게이트 양단의 상기 반도체 기판 내에 n형 소오스/드레인을 형성하는 단계;Forming an n-type source / drain in the semiconductor substrate across the first gate; 제1 RTA 공정을 실시하는 단계;Performing a first RTA process; 상기 제2 게이트 양단의 상기 반도체 기판 내에 p형 소오스/드레인을 형성하는 단계;Forming a p-type source / drain in the semiconductor substrate across the second gate; 상기 p형 소오스/드레인을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate including the p-type source / drain; 상기 층간절연막을 선택적으로 식각하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계;Selectively etching the interlayer insulating layer to form a contact hole exposing at least one source / drain of the n-type source / drain and the p-type source / drain; 상기 콘택홀을 통하여 상기 n형 소오스/드레인 및 상기 p형 소오스/드레인 중 적어도 어느 하나의 소오스/드레인에 접하도록 도핑된 실리콘막을 이용하여 플러그를 형성하는 단계; 및Forming a plug using a silicon film doped to contact at least one of the n-type source / drain and the p-type source / drain through the contact hole; And 상기 플러그 내에 도핑된 도펀트들이 상기 플러그와 연결된 소오스/드레인으로 확산되는 것을 방지하기 위하여 상기 제1 RTA 공정보다 낮은 온도에서 제2 RTA 공정을 실시하는 단계Conducting a second RTA process at a lower temperature than the first RTA process to prevent dopants doped in the plug from diffusing into the source / drain associated with the plug; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 플러그는 상기 도핑된 실리콘막을 연마 또는 에치백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the plug is formed by polishing or etching back the doped silicon film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 RTA 공정은 상기 제1 RTA 공정보다 긴 시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.Wherein the second RTA process is performed for a longer time than the first RTA process. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 RTA 공정은 2 sec가 넘지 않는 시간 동안 850 ℃ 내지 1250 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The first RTA process is a method of manufacturing a semiconductor device, characterized in that carried out at a temperature of 850 ℃ to 1250 ℃ for a time not more than 2 sec. 제 5 항에 있어서,The method of claim 5, 상기 제2 RTA 공정은 10 sec 내지 100 sec 동안 750 ℃ 내지 849 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The second RTA process is a method of manufacturing a semiconductor device, characterized in that carried out at a temperature of 750 ℃ to 849 ℃ for 10 sec to 100 sec.
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