KR100943133B1 - Transistor of semiconductor device and forming method thereof - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것으로, 게이트 형성 영역과 정션 형성 영역의 경계부가 경사면을 갖으면서 상기 게이트 형성 영역이 돌출되도록 상기 정션 형성 영역의 반도체 기판을 식각하는 단계, 상기 게이트 형성 영역의 상기 반도체 기판 상에 게이트를 형성하는 단계, 및 이온 주입 공정을 실시하여 상기 경사면에 저농도 불순물 영역(Lightly Doped Drain; LDD)을 형성하면서 상기 정션 형성 영역에 고농도 불순물 영역(Highly Doped Drain; HDD)을 형성하는 단계를 포함함으로써, 게이트 스페이서를 형성하지 않고 소스/드레인 형성을 위한 이온 주입 공정으로 LDD 영역을 형성하여 공정을 단순화하고 제조 비용을 절감하면서 핫 캐리어 인젝션(Hot Carrier Injection)을 개선할 수 있다.The present invention relates to a transistor of a semiconductor device and a method of forming the same, etching the semiconductor substrate of the junction formation region so that the gate formation region protrudes while the boundary between the gate formation region and the junction formation region has an inclined surface, the gate Forming a gate on the semiconductor substrate in the formation region, and performing an ion implantation process to form a lightly doped drain (LDD) on the inclined surface, while a heavily doped drain in the junction formation region; Forming an LDD region as an ion implantation process for source / drain formation without forming gate spacers, thereby simplifying the process and reducing manufacturing costs while improving Hot Carrier Injection. can do.

활성 영역, 경사면, LDD 영역, 핫 캐리어 인젝션 Active area, slope, LDD area, hot carrier injection

Description

반도체 소자의 트랜지스터 및 그 형성 방법{Transistor of semiconductor device and forming method thereof}Transistor of semiconductor device and forming method thereof

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 저전압용 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a low voltage transistor of a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 105 : 포토레지스트 패턴100 semiconductor substrate 105 photoresist pattern

110 : 웰 영역 115 : 게이트 절연막 110 well region 115 gate insulating film

120 : 제1 도전막 125 : 유전체막 120: first conductive film 125: dielectric film

130 : 제2 도전막 135 : 금속 실리사이드층130: second conductive film 135: metal silicide layer

140 : 게이트 145 : 고농도 불순물 영역 140: gate 145: high concentration impurity region

150 : 저농도 불순물 영역 155 : 소스/드레인 영역 150: low concentration impurity region 155: source / drain region

160 : 트랜지스터160: transistor

본 발명은 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것으로, 게이트 스페이서를 형성하지 않고 LDD(Lightly Doped Drain) 영역을 형성할 수 있는 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of forming the same. The present invention relates to a transistor of a semiconductor device and a method of forming the same, which can form a lightly doped drain (LDD) region without forming a gate spacer.

반도체 소자가 고집적화되면서 반도체 소자의 크기가 줄어들게 되어 게이트 산화막의 두께는 낮아지고 게이트 길이(length)는 짧아짐에 따라 쇼트 채널 효과(short channel effect)와 핫 캐리어 인젝션(hot carrier injection)에 의해 트랜지스터의 전기적 특성이 열화되는 문제가 발생하고 있다. As semiconductor devices become highly integrated, the size of the semiconductor devices is reduced, so that the thickness of the gate oxide layer is reduced and the gate length is shortened, thereby shortening the electrical characteristics of the transistor by a short channel effect and hot carrier injection. There is a problem of deterioration of characteristics.

종래에는 상술한 핫 캐리어 인젝션 개선을 위해 게이트 에지(edge)부의 전기장(electric field)을 완화시키는 저농도 불순물 영역(Lightly Doped Drain; LDD)을 형성하고 있다. 그러나, LDD 영역을 형성하기 위해서는 게이트 스페이서 형성을 위한 절연막 증착 및 식각 공정과 2회의 이온 주입 공정을 실시해야 하므로 공정 단순화 측면에서 좋지 않다.Conventionally, a lightly doped drain (LDD) is formed to mitigate the electric field of the gate edge portion to improve the hot carrier injection described above. However, in order to form the LDD region, an insulating film deposition and etching process for forming the gate spacer and two ion implantation processes must be performed.

본 발명은 활성 영역의 프로파일을 변경하여 게이트 스페이서를 형성하지 않고도 소스/드레인 형성을 위한 이온 주입 공정 시 LDD(Lightly Doped Drain) 영역을 동시에 형성함으로써, 공정을 단순화하고 제조 비용을 절감하면서 핫 캐리어 인젝션(Hot Carrier Injection)을 개선할 수 있는 반도체 소자의 트랜지스터 및 그 형성 방법을 제공함에 있다.The present invention simultaneously forms a lightly doped drain (LDD) region in an ion implantation process for source / drain formation without changing the profile of the active region to form a gate spacer, thereby simplifying the process and reducing manufacturing costs while hot carrier injection. The present invention provides a transistor of a semiconductor device capable of improving hot carrier injection and a method of forming the same.

본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 방법은 게이트 형성 영역과 정션 형성 영역의 경계부가 경사면을 갖으면서 게이트 형성 영역이 돌출되도록 정션 형성 영역의 반도체 기판을 식각하는 단계, 게이트 형성 영역의 반도체 기판 상에 게이트를 형성하는 단계, 및 이온 주입 공정을 실시하여 경사면에 저농도 불순물 영역(Lightly Doped Drain; LDD)을 형성하면서 정션 형성 영역에 고농도 불순물 영역(Highly Doped Drain; HDD)을 형성하는 단계를 포함한다.In the method of forming a transistor of a semiconductor device according to an embodiment of the present invention, etching the semiconductor substrate of the junction formation region such that the gate formation region protrudes while the boundary between the gate formation region and the junction formation region has an inclined surface. Forming a highly doped drain (HDD) in the junction formation region while forming a lightly doped drain (LDD) on the inclined surface by forming a gate on the semiconductor substrate and performing an ion implantation process It includes.

상기에서, 게이트 형성 전 반도체 기판에 웰 영역을 형성하는 단계를 더 포함한다. 경사면은 80 내지 150도의 경사각을 갖는다. 게이트 형성 영역과 정션 형성 영역 간에는 대칭 또는 비대칭의 단차를 갖는다.The method may further include forming a well region in the semiconductor substrate before forming the gate. The inclined surface has an inclination angle of 80 to 150 degrees. There is a step of symmetry or asymmetry between the gate formation region and the junction formation region.

본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터는 활성 영역에 게이트 형성 영역 및 정션 형성 영역이 포함되며 게이트 형성 영역이 돌출되고 게이트 형성 영역과 정션 형성 영역의 경계부에 경사면을 갖는 반도체 기판, 게이트 형성 영역의 반도체 기판 상에 형성된 게이트, 경사면에 형성된 저농도 불순물 영역, 및 정션 형성 영역에 형성된 고농도 불순물 영역을 포함한다.A transistor of a semiconductor device according to an embodiment of the present invention includes a semiconductor substrate having a gate formation region and a junction formation region in an active region, the gate formation region protruding and having an inclined surface at a boundary between the gate formation region and the junction formation region, and gate formation. A gate formed on the semiconductor substrate in the region, a low concentration impurity region formed on the inclined surface, and a high concentration impurity region formed in the junction formation region.

상기에서, 반도체 기판은 게이트 형성 영역 및 정션 형성 영역의 경계부에 80 내지 150도의 경사각을 갖는다. 게이트 형성 영역 및 정션 형성 영역 간에는 대칭 또는 비대칭의 단차를 갖는다.In the above, the semiconductor substrate has an inclination angle of 80 to 150 degrees at the boundary between the gate formation region and the junction formation region. There is a step of symmetry or asymmetry between the gate formation region and the junction formation region.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 저전압용 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a low voltage transistor of a flash memory device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, N타입 반도체 기판(100) 상에 STI(Shallow Trench Isolation) 구조의 소자 분리막(미도시)을 형성하여 게이트 형성 영역(b) 및 정션 형성 영역(c)을 구비하는 활성 영역(a)을 정의한다. 이후, 저전압 영역(Low Voltage Region) 반도체 기판(100)의 활성 영역(a) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성한 후 기 설계된 마스크(mask)를 이용한 노광 및 현상으로 게이트 형성 영역(b)에 포토지스트 패턴(105)을 형성한다.Referring to FIG. 1A, an isolation region (not shown) having a shallow trench isolation (STI) structure is formed on an N-type semiconductor substrate 100 to include an active region including a gate formation region b and a junction formation region c. Define (a). Subsequently, a photoresist film (not shown) is formed by applying a photoresist on the active region a of the low voltage region semiconductor substrate 100, followed by exposure and development using a predesigned mask. The photoresist pattern 105 is formed in the gate formation region b.

도 1b를 참조하면, 포토레지스트 패턴(105)을 마스크로 한 식각 공정으로 반도체 기판(100)의 활성 영역(a) 내 정션 형성 영역(c)을 식각한다. 이로써, 게이트가 형성될 게이트 형성 영역(b)이 정션이 형성될 정션 형성 영역(c)보다 돌출되어 단차가 발생되며, 이때, 게이트 형성 영역(b)과 정션 형성 영역(c)의 경계부에 경사면(D)을 갖도록 반도체 기판(100)의 정션 형성 영역(c)을 식각한다. Referring to FIG. 1B, the junction formation region c in the active region a of the semiconductor substrate 100 is etched by an etching process using the photoresist pattern 105 as a mask. As a result, the gate formation region b in which the gate is to be formed protrudes from the junction formation region c in which the junction is to be formed, and a step is generated. In this case, the inclined surface at the boundary between the gate formation region b and the junction formation region c is formed. The junction formation region c of the semiconductor substrate 100 is etched to have (D).

구체적으로, 경사면(D)은 후속한 고농도 불순물 영역(Highly Doped Drain; HDD)의 소스/드레인 영역 형성을 위한 이온 주입 공정에서, 경사면(D)을 따라 소량의 고농도 불순물 이온이 주입되어 경사면(D)에 저농도 불순물 영역(Lightly Doped Drain; LDD)이 동시에 형성될 수 있도록 80 내지 150도의 경사각(θ)을 갖도록 형성한다. Specifically, the inclined surface D is a small amount of high concentration impurity ions implanted along the inclined surface D in the ion implantation process for forming a source / drain region of a subsequent highly doped drain region HDD. The lightly doped drain (LDD) may be formed to have an inclination angle θ of 80 to 150 degrees.

여기서, 식각 공정은 건식 식각(dry etch) 공정으로 실시할 수 있으며, 게이트 형성 영역(b)과 정션 형성 영역(c) 간 단차는 대칭 또는 비대칭으로 형성할 수 있다. 이후, 포토레지스트 패턴(105)을 제거한다.Here, the etching process may be performed by a dry etching process, and the step difference between the gate formation region b and the junction formation region c may be formed symmetrically or asymmetrically. Thereafter, the photoresist pattern 105 is removed.

도 1c를 참조하면, P타입 불순물을 주입하기 위한 이온 주입 공정을 실시하여 반도체 기판(100)의 활성 영역(a)에 깊이가 깊은 P웰(well) 영역(110)을 형성한다.Referring to FIG. 1C, an ion implantation process for implanting P-type impurities is performed to form a P well region 110 having a deep depth in the active region a of the semiconductor substrate 100.

도 1d를 참조하면, 게이트 형성 영역(b), 정션 형성 영역(c) 및 경사면(D)을 포함한 반도체 기판(100) 상에 게이트 절연막(115)을 형성한다. 게이트 절연막(115)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다. 이때, 게이트 절연막(115)은 50 내지 500Å의 두께로 형성한다.Referring to FIG. 1D, the gate insulating layer 115 is formed on the semiconductor substrate 100 including the gate forming region b, the junction forming region c, and the inclined surface D. FIG. The gate insulating layer 115 may be formed of a silicon oxide layer (SiO 2 ), and in this case, may be formed by an oxidation process. At this time, the gate insulating film 115 is formed to a thickness of 50 to 500 kPa.

도 1e를 참조하면, 게이트 절연막(115) 상에 플로팅 게이트용 제1 도전막(120)을 형성한 후 포토레지스트 패턴(미도시)을 이용한 식각 공정으로 제1 도전막(120)을 소자 분리막과 나란한 방향으로 패터닝한다. 이후, 패터닝된 제1 도전막(120) 상에 유전체막(125) 및 컨트롤 게이트용 제2 도전막(130)을 순차적으로 형성한다. 제2 도전막(130) 상에는 이후에 형성될 컨트롤 게이트의 저항을 낮추기 위하여 금속 실리사이드층(135)을 더 형성할 수 있다. Referring to FIG. 1E, the first conductive layer 120 for the floating gate is formed on the gate insulating layer 115, and then the first conductive layer 120 is formed by an etching process using a photoresist pattern (not shown). Pattern in the side-by-side direction. Thereafter, the dielectric layer 125 and the second conductive layer 130 for the control gate are sequentially formed on the patterned first conductive layer 120. The metal silicide layer 135 may be further formed on the second conductive layer 130 to lower the resistance of the control gate to be formed later.

여기서, 제1 도전막(120) 및 제2 도전막(130)은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성될 수 있다. 유전체막(125)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성될 수 있다. 금속 실리사이드층(135)은 텅스텐 실리사이드층으로 형성될 수 있다.Here, the first conductive film 120 and the second conductive film 130 may be formed of a polysilicon film, a metal film, or a laminated film thereof. The dielectric film 125 may be formed as a stacked structure of an oxide film, a nitride film, and an oxide film (Oxide-Nitride-Oxide (ONO)). The metal silicide layer 135 may be formed of a tungsten silicide layer.

이후, 금속 실리사이드층(135) 상에 포토레지스트 패턴(미도시)을 형성한 후 게이트 식각 공정으로 금속 실리사이드층(135), 제2 도전막(130), 유전체막(125) 및 제1 도전막(120)을 순차적으로 패터닝한다. 이로써, 반도체 기판(100)의 활성 영역(a) 내 돌출된 게이트 형성 영역(b) 상에 게이트 절연막(115), 제1 도전막(120), 유전체막(125), 제2 도전막(130) 및 금속 실리사이드층(135)으로 이루어지는 게이트(140)가 형성된다. 한편, 게이트 식각 공정 시 게이트 절연막(115)을 패터닝할 수도 있으나, 일반적으로는 후속한 소오스/드레인 영역 형성을 위한 이온 주입 공정 시 게이트 절연막(115)을 스크린막으로 사용하기 위하여 패터닝하지 않는다. Subsequently, after forming a photoresist pattern (not shown) on the metal silicide layer 135, the metal silicide layer 135, the second conductive layer 130, the dielectric layer 125, and the first conductive layer are formed by a gate etching process. Pattern 120 sequentially. As a result, the gate insulating layer 115, the first conductive layer 120, the dielectric layer 125, and the second conductive layer 130 are formed on the gate forming region b protruding from the active region a of the semiconductor substrate 100. ) And a metal silicide layer 135 is formed. Meanwhile, although the gate insulating layer 115 may be patterned during the gate etching process, in general, the gate insulating layer 115 is not patterned to be used as the screen layer during the ion implantation process for forming the source / drain regions.

도 1f를 참조하면, 게이트(140)를 마스크로 하여 고농도 불순물이 주입된 소스/드레인 영역을 형성하기 위하여 이온 주입 공정을 실시한다. 여기서, NMOS 트랜지스터의 경우 불순물은 N타입 도펀트를 사용한다. Referring to FIG. 1F, an ion implantation process is performed to form a source / drain region into which a high concentration of impurities are implanted using the gate 140 as a mask. In the case of the NMOS transistor, an impurity uses an N-type dopant.

이때, 게이트(140)가 형성되지 않은 활성 영역(a)의 정션 형성 영역(c)에는 HDD 영역(145)이 형성되고, 동시에 경사면(D)에는 상대적으로 불순물 이온이 적게 주입되어 LDD 영역(150)과 같이 브로드(broad)한 정션(junction)이 형성된다. 이는 이온 주입 공정 시 주입되는 불순물의 양에 비해 경사면(D)의 면적이 넓기 때문이 다.At this time, the HDD region 145 is formed in the junction formation region c of the active region a in which the gate 140 is not formed, and at the same time, relatively less impurity ions are implanted into the inclined surface D, so that the LDD region 150 is formed. Broad junctions are formed as follows. This is because the area of the inclined surface D is larger than the amount of impurities implanted in the ion implantation process.

이로써, HDD 영역(145)과 LDD 영역(150)을 갖는 소스/드레인 영역(155)이 형성되고, 게이트(140)와 소스/드레인 영역(155)으로 이루어지는 플래시 메모리 소자의 저전압용 NMOS형 트랜지스터(160)가 형성된다. 이때, 제1 도전막(120)과 제2 도전막(130)은 격리되어 있으나 후속한 공정에서 제1 도전막(120)과 제2 도전막(130)을 접속시켜 최종적으로 트랜지스터(160)를 완성한다.As a result, the source / drain region 155 having the HDD region 145 and the LDD region 150 is formed, and the low voltage NMOS transistor of the flash memory device including the gate 140 and the source / drain region 155 ( 160 is formed. At this time, although the first conductive film 120 and the second conductive film 130 are separated from each other, the transistor 160 is finally connected by connecting the first conductive film 120 and the second conductive film 130 in a subsequent process. Complete

상기한 바와 같이, 본 발명의 일 실시예에 따르면 정션 형성 영역(c)보다 게이트 형성 영역(b)이 돌출되고, 게이트 형성 영역(b)과 정션 형성 영역(c)의 경계부에 경사면을 갖도록 활성 영역(a)의 프로파일을 변경함으로써, 게이트 스페이서를 형성하지 않고도 소스/드레인 영역 형성을 위한 한 번의 이온 주입 공정으로 HDD 영역과 동시에 LDD 영역을 형성함으로써, 게이트 스페이서 형성 공정을 삭제하여 공정을 단순화하고 제조 비용을 절감하면서 핫 캐리어들이 게이트 에지 부분에 집중되는 것을 완화시켜 트랜지스터의 신뢰성을 향상시킬 수 있다.As described above, according to the exemplary embodiment of the present invention, the gate forming region b protrudes from the junction forming region c, and is active to have an inclined surface at the boundary between the gate forming region b and the junction forming region c. By changing the profile of the region a, the LDD region is formed simultaneously with the HDD region in one ion implantation process for forming the source / drain regions without forming the gate spacer, thereby eliminating the gate spacer forming process and simplifying the process. While reducing manufacturing costs, the concentration of hot carriers on the gate edge can be eased to improve transistor reliability.

또한, 정션 형성 영역(c)보다 게이트 형성 영역(b)이 돌출되고, 게이트 형성 영역(b)과 정션 형성 영역(c)의 경계부에 경사면을 갖도록 활성 영역(a)의 프로파일을 변경함으로써, 기존보다 활성 영역(a)의 경사면(D)만큼 채널 길이(channel length)가 증가되므로 쇼트 채널 효과(short channel effect)를 개선하여 소오스/드레인 간 펀치스루(punchthrough)에 기인한 누설 전류(leakage current)를 줄일 수 있다.In addition, the gate forming region b protrudes more than the junction forming region c, and the profile of the active region a is changed to have an inclined surface at the boundary between the gate forming region b and the junction forming region c. Since the channel length is increased by the inclined surface D of the active region a, the short channel effect is improved to improve leakage current due to source / drain punchthrough. Can be reduced.

본 발명에서는 설명의 편의를 위하여 플래시 메모리 소자의 저전압용 NMOS형 트랜지스터 형성 방법으로 설명하였으나, DRAM, SRAM 등의 모든 반도체 소자의 NMOS형 및 PMOS형 트랜지스터 형성 방법에 적용할 수 있다. 이때, DRAM의 경우 게이트는 금속층의 단일막 또는 금속층과 금속 실리사이드층의 적층막으로 형성될 수 있다.For convenience of description, the present invention has been described as a method of forming a low voltage NMOS transistor of a flash memory device, but it can be applied to the method of forming NMOS and PMOS transistors of all semiconductor devices such as DRAM and SRAM. In this case, in the case of DRAM, the gate may be formed of a single layer of a metal layer or a stacked layer of a metal layer and a metal silicide layer.

본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

본 발명은 게이트 형성 영역을 정션 형성 영역보다 돌출되도록 형성하되, 게이트 형성 영역과 정션 형성 영역의 경계부가 경사지도록 형성함으로써, 게이트 스페이서를 형성하지 않고 소스/드레인 영역 형성을 위한 한 번의 이온 주입 공정으로 LDD 영역을 형성하므로 공정을 단순화하고 제조 비용을 절감하면서 핫 캐리어 인젝션을 개선하여 트랜지스터의 신뢰성을 향상시킬 수 있다.According to the present invention, the gate forming region is formed to protrude more than the junction forming region, but the boundary between the gate forming region and the junction forming region is formed to be inclined, thereby forming a source / drain region without forming a gate spacer. Formation of the LDD region improves transistor reliability by improving hot carrier injection while simplifying the process and reducing manufacturing costs.

또한, 본 발명은 기존에 비해 활성 영역의 경사면만큼 채널 길이가 증가되므로 쇼트 채널 효과를 개선하여 소오스/드레인 간 펀치스루에 기인한 누설 전류를 줄임에 따라 트랜지스터의 신뢰성을 향상시킬 수 있다.In addition, since the channel length is increased by the inclined surface of the active region as compared to the conventional art, the reliability of the transistor can be improved by reducing the short current caused by source / drain punchthrough by improving the short channel effect.

Claims (7)

게이트 형성 영역과 정션 형성 영역의 경계부가 경사면을 갖으면서 상기 게이트 형성 영역이 돌출되도록 상기 정션 형성 영역의 반도체 기판을 식각하는 단계;Etching the semiconductor substrate of the junction formation region such that the gate formation region protrudes while the boundary between the gate formation region and the junction formation region has an inclined surface; 상기 게이트 형성 영역의 상기 반도체 기판 상에 게이트를 형성하는 단계; 및Forming a gate on the semiconductor substrate in the gate formation region; And 상기 정션 형성 영역에 비해 상기 경사면에 불순물 이온이 적게 주입되도록 1회의 이온 주입 공정을 실시하여 상기 경사면에 저농도 불순물 영역을 형성함과 동시에 상기 정션 형성 영역에 고농도 불순물 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.Forming a low concentration impurity region on the inclined surface and forming a high concentration impurity region in the junction formation region by performing one ion implantation process so that impurity ions are injected into the inclined surface as compared with the junction formation region. Method for forming a transistor of the device. 제 1 항에 있어서, 상기 게이트 형성 전,The method of claim 1, wherein before the gate is formed, 상기 반도체 기판에 웰 영역을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 형성 방법.And forming a well region in the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 경사면은 80 내지 150도의 경사각을 갖는 반도체 소자의 트랜지스터 형성 방법.The inclined surface is a transistor forming method of a semiconductor device having an inclination angle of 80 to 150 degrees. 제 1 항에 있어서,The method of claim 1, 상기 게이트 형성 영역 및 상기 정션 형성 영역 간에는 대칭 또는 비대칭의 단차를 갖는 반도체 소자의 트랜지스터 형성 방법.And a step of symmetry or asymmetry between the gate formation region and the junction formation region. 삭제delete 삭제delete 삭제delete
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