KR100567031B1 - Method for Forming Semi-conductor Device - Google Patents

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Abstract

본 발명은 (1) 소자격리막에 의해 격리된 반도체 기판의 활성영역 내에 웰영역을 형성하는 단계와, (2) 상기 활성영역 상에 게이트 전극을 형성하는 단계와, (3) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (4) 상기 스페이서의 양측 아래의 반도체 기판에 정션 누설전류 방지용 이온을 주입하는 단계와, (5) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 영역을 형성하는 단계와, (6) 상기 게이트 전극 및 상기 소스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다.The present invention provides a method of forming a well region in an active region of a semiconductor substrate isolated by a device isolation film, (2) forming a gate electrode on the active region, and (3) both sides of the gate electrode. Forming a spacer in the spacer; (4) implanting ions for preventing junction leakage current into the semiconductor substrate under both sides of the spacer; and (5) forming source / drain regions in the semiconductor substrate under both sides of the spacer. And (6) forming a metal silicide film on surfaces of the gate electrode and the source / drain regions.

본 발명에 따르면, 트랜지스터, 특히 PMOS 트랜지스터 등의 제조 공정에 있어, 소스/드레인 영역을 형성하기 위한 이온을 주입하기 전에 먼저 정션 누설전류 방지용 이온(예를 들면, 질소이온)을 먼저 주입한 후 후속 열처리 공정을 진행하여 상기 정션 누설전류 방지용 이온을 균일하게 분포시킴으로써, 소스/드레인 영역 형성 이온(예를 들면, 보론이온)의 불규칙적인 확산을 방지하고, 결국 활성영역과 소자격리막 간 경계부분에서의 접합누설전류 발생을 방지하도록 하는 이점이 있다.According to the present invention, in the manufacturing process of transistors, in particular PMOS transistors, etc., before implanting ions for forming source / drain regions, first implanting ion for preventing leakage current (for example, nitrogen ion) and then The heat treatment process is performed to uniformly distribute the junction leakage current prevention ions, thereby preventing irregular diffusion of source / drain region forming ions (for example, boron ions), and ultimately, at the boundary between the active region and the device isolation film. There is an advantage to prevent the generation of junction leakage current.

정션 누설전류, 소자격리막, 금속 실리사이드막Junction leakage current, device isolation film, metal silicide film

Description

반도체 소자의 제조방법{Method for Forming Semi-conductor Device} Manufacturing Method for Semiconductor Device {Method for Forming Semi-conductor Device}             

도 1은 종래 기술에 의한 반도체소자의 특성을 설명하기 위한 것이다.1 is for explaining the characteristics of the semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 도시한 것이다.2A to 2F illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

101 : 반도체 기판 102 : 소자격리막101 semiconductor substrate 102 device isolation film

103 : 웰 영역 104 : 게이트 전극103: well region 104: gate electrode

105 : 스페이서 106 : 소스/드레인 영역105: spacer 106: source / drain region

107 : 금속 실리사이드막107 metal silicide film

201 : 반도체 기판 202 : 소자격리막201: semiconductor substrate 202: device isolation film

203 : 웰 영역 204 : 게이트 산화막203 well region 204 gate oxide film

205 : 게이트 전극 206 : 포토레지스트 마스크205 gate electrode 206 photoresist mask

207 : 할로우 영역 208 : LDD 영역207: hollow area 208: LDD area

209 : 스페이서 형성용 산화막 210 : 스페이서 형성용 질화막209: oxide film for spacer formation 210: nitride film for spacer formation

211 : 포토 레지스트 마스크 212 : 누설 전류 방지 이온 도핑영역 211 photoresist mask 212 leakage current prevention ion doped region

213 : 소스/드레인 영역 214 : 금속 실리사이드막213: source / drain region 214: metal silicide film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 트랜지스터, 특히 PMOS 트랜지스터 등의 제조 공정에 있어, 소스/드레인 영역을 형성하기 위한 이온을 주입하기 전에 먼저 정션 누설전류 방지용 이온(예를 들면, 질소이온)을 먼저 주입한 후 후속 열처리 공정을 진행함으로써, 소스/드레인 영역 형성 이온(예를 들면, 보론이온)의 불규칙적인 확산을 방지하고, 결국 활성영역과 소자격리막 간의 경계부분에서의 접합누설전류 발생을 방지하도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in a manufacturing process of a transistor, in particular a PMOS transistor, and the like, before implanting ions for forming a source / drain region, ions for preventing junction leakage current (eg, For example, by injecting nitrogen ions first and then performing a subsequent heat treatment process, it is possible to prevent irregular diffusion of source / drain region forming ions (eg, boron ions), and eventually at the boundary between the active region and the device isolation film. It relates to a method for manufacturing a semiconductor device, characterized in that to prevent the generation of junction leakage current.

반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지며, 채널 길이도 작아지고 있는 것이다. 또한, 0.1[㎛] 이하의 반도체 소자를 제조하기 위해서 소스/드레인의 접합(정션) 깊이가 1000[Å] 이하로 낮아지게 되었다. 하지만, 상기 반도체 소자의 집적화는 그 집적도가 높지 않았을 당시에는 소자의 특성에 큰 문제가 발생하지 아니 하였으나, 고집적화가 진행됨에 따라 소자 특성에 있어 그 한계에 직면하게 되었다.As the integration of semiconductor devices proceeds, the area occupied by each part of the semiconductor devices decreases more and more. In other words, in order to reduce the effective area occupied by the semiconductor device, the gap between the source and drain in the device becomes smaller and the channel length becomes smaller. In addition, in order to manufacture a semiconductor element of 0.1 [mu m] or less, the junction (junction) depth of the source / drain is lowered to 1000 [kPa] or less. However, the integration of the semiconductor device did not cause a big problem in the characteristics of the device when the degree of integration was not high, but faced the limitation in the device characteristics as the integration is advanced.

특히, 후속 고정에서 CoSi2 등의 금속실리사이드막을 형성할 경우, 낮은 접합 깊이로 인하여 반도체 기판의 웰영역과 금속실리사이드막이 접촉하게 되는 현상이 발생하게 되었다. 즉, 금속실리사이드막의 형성 시 그 막이 비정상적으로 성장하게 될 경우가 있는데, 이러한 경우에 STI(shallow trench isolation) 등의 소자격리막과 접촉되는 부분에서의 금속실리사이드층의 두께가 비정상적으로 증가함으로써, 금속실리사이드막이 반도체 기판의 웰영역과 직접 접촉하게 되는 것이다. 이와 같이, 금속실리사이드막이 반도체 기판과 직접 접촉하게 되면, 소자 동작시 누설전류가 증가하게 되며, 이는 소자동작 특성을 악화시키는 원인이 된다.In particular, when a metal silicide film such as CoSi2 is formed in subsequent fixing, a phenomenon in which the well region of the semiconductor substrate is brought into contact with the metal silicide film due to the low junction depth occurs. That is, when the metal silicide film is formed, the film may grow abnormally. In this case, the thickness of the metal silicide layer in the contacting portion of the device isolation film such as shallow trench isolation (STI) increases abnormally. The film is in direct contact with the well region of the semiconductor substrate. As such, when the metal silicide film is in direct contact with the semiconductor substrate, leakage current increases during device operation, which causes deterioration of device operation characteristics.

도 1은 종래 기술에 의한 반도체소자에 있어 상기 금속실리사이드막이 비정상적인 성장으로 인하여 소자격리막의 경계 부위에서 반도체 기판의 웰영역과 접촉하게 되는 현상을 도시한 것이다. 도 1에 도시된 바와 같이, 반도체 기판(101)에서 소자격리막(102)에 의해 격리된 활성 영역의 웰영역(103) 상에 게이트 전극(104) 및 스페이서(105)를 형성한 후, 상기 스페이서(105)의 양 측면의 반도체 기판에 소스/드레인 형성 이온을 주입하여 소스/드레인 영역(106)을 형성한다. 이후, 상기 게이트 전극(104) 및 상기 소스/드레인 영역(106) 표면에 금속 실리사이드막(107)을 형성하게 된다. FIG. 1 illustrates a phenomenon in which the metal silicide film is in contact with a well region of a semiconductor substrate at a boundary portion of an isolation layer due to abnormal growth in a semiconductor device according to the related art. As shown in FIG. 1, after the gate electrode 104 and the spacer 105 are formed on the well region 103 of the active region isolated from the device isolation film 102 in the semiconductor substrate 101, the spacer is formed. Source / drain forming ions are implanted into semiconductor substrates on both sides of 105 to form source / drain regions 106. Thereafter, a metal silicide layer 107 is formed on surfaces of the gate electrode 104 and the source / drain region 106.

이 때, 도 1에서 보는 바와 같이, 만약 금속실리사이드막(107)이 비정상적으로 성장하게 되는 경우에는 소자격리막(102)과 활성영역의 경계 부위(도 1의 원으로 표시된 부분)에서 상기 금속실리사이드막(107)이 소스/드레인 영역(106)의 아래에 위치하고 있는 반도체 기판의 웰영역(103)과 직접 접촉하게 되는 현상이 발생하 게 되는데, 이 경우 상기에서 언급한 바와 같이, 소자 동작 누설전류가 증가하며, 이는 반도체 소자의 동작 특성을 악화시키는 하나의 요인이 된다. In this case, as shown in FIG. 1, if the metal silicide film 107 grows abnormally, the metal silicide film is formed at the boundary between the device isolation film 102 and the active region (the portion indicated by the circle in FIG. 1). The phenomenon that 107 is in direct contact with the well region 103 of the semiconductor substrate located below the source / drain region 106 occurs. In this case, as mentioned above, the device operating leakage current increases. This is one factor that deteriorates the operating characteristics of the semiconductor device.

따라서, 본 발명이 이루고자 하는 기술적 과제는 소스/드레인 영역 형성 이온(예를 들면, 보론이온)의 불규칙적인 확산을 방지하여 소스/드레인 영역 아래의 웰영역과 금속실리사이드막이 직접 접촉하는 현상을 방지함으로써, 활성영역과 소자격리막 간의 경계부분에서의 접합누설전류 발생을 방지하는 것을 특징으로 하는 반도체소자의 제조방법을 제공하는 데 있다.
Accordingly, a technical problem of the present invention is to prevent irregular diffusion of source / drain region forming ions (eg, boron ions), thereby preventing direct contact between the well region under the source / drain region and the metal silicide layer. The present invention provides a method of manufacturing a semiconductor device, characterized in that the generation of junction leakage current at the boundary between the active region and the device isolation film is prevented.

상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 소자격리막에 의해 격리된 반도체 기판의 활성영역 내에 웰영역을 형성하는 단계와, (2) 상기 활성영역 상에 게이트 전극을 형성하는 단계와, (3) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (4) 상기 스페이서의 양측 아래의 반도체 기판에 정션 누설전류 방지용 이온을 주입하는 단계와, (5) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 영역을 형성하는 단계와, (6) 상기 게이트 전극 및 상기 소스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of (1) forming a well region in the active region of the semiconductor substrate isolated by the device isolation film, (2) forming a gate electrode on the active region; (3) forming spacers on both sides of the gate electrode, (4) implanting ions for preventing junction leakage current into semiconductor substrates under both sides of the spacers, and (5) semiconductor substrates under both sides of the spacers. And (6) forming a metal silicide film on surfaces of the gate electrode and the source / drain region, thereby forming a source / drain region in the semiconductor device.

본 발명에서, 상기 정션 누설전류 방지용 이온은 질소 이온인 것이 바람직하 다.In the present invention, the junction leakage current prevention ion is preferably nitrogen ions.

본 발명에서, 상기 질소이온은 틸트각(tilt angle) 이온 주입법에 의해 주입되는 것이 바람직하다.In the present invention, the nitrogen ion is preferably implanted by a tilt angle ion implantation method.

본 발명에서, 상기 단계 (4)의 질소 이온 주입 단계 이후, RTP(rapid thermal processing)법에 의한 열처리 공정을 더 포함하는 것이 바람직하다.In the present invention, after the nitrogen ion implantation step (4), it is preferable to further include a heat treatment process by rapid thermal processing (RTP) method.

본 발명에서, 상기 반도체 소자는 PMOS 소자인 것이 바람직하다.In the present invention, the semiconductor device is preferably a PMOS device.

본 발명에서, 상기 소스/드레인 영역은 보론 이온 주입공정에 의해 형성되는 것이 바람직하다.In the present invention, the source / drain region is preferably formed by a boron ion implantation process.

본 발명에서, 상기 질소 이온 주입 공정은 5~10[keV], 2E15~5E15[atoms/㎠]의 공정 조건하에서 실시되는 것이 바람직하다.In the present invention, the nitrogen ion implantation step is preferably carried out under the process conditions of 5 ~ 10 [keV], 2E15 ~ 5E15 [atoms / ㎠].

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples. In addition, if a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.

도 2a 내지 도 2f는 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 도 2a 내지 도 2f를 참조하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Referring to FIGS. 2A through 2F, a method of manufacturing a semiconductor device in accordance with the present invention will be described. As follows.

우선, 도 2a에 도시된 바와 같이, 반도체 기판(201)에 복수의 소자격리막(202)을 형성하여 활성영역을 정의한다. 이 때, 소자격리막(202)은 산화막을 매립한 후 화학적, 기계적 평탄화(CMP)공정을 실시하여 형성한다. 그리고, 이후 진행될 이온 주입 공정을 위한 포토 레지스트 마스크(미도시)를 형성한 후, 상기 활성영역의 반도체 기판(201)에 웰영역(203, 본 실시예는 PMOS의 경우로서 n-타입의 웰영역을 형성함.)을 형성하기 위하여 이온 주입을 실시하며, 임계전압(Vt)을 조절하기 위하여 이온(본 실시예에서는 As 등 주입함.)을 주입한다. First, as shown in FIG. 2A, a plurality of device isolation layers 202 are formed on a semiconductor substrate 201 to define an active region. In this case, the device isolation film 202 is formed by embedding the oxide film and performing a chemical and mechanical planarization (CMP) process. Then, after forming a photoresist mask (not shown) for the ion implantation process to be performed later, the well region 203 on the semiconductor substrate 201 of the active region, and the n-type well region in the present embodiment is a PMOS. Ion implantation is performed to form an ion, and ions (in this embodiment, As is implanted) are implanted to adjust the threshold voltage (Vt).

그런 후, 상기 포토 레지스트 마스크(미도시)를 제거한 후, 게이트 전극 형성을 위해 그 결과물의 전면에 게이트 산화막(204)을 증착하고, 게이트 전극 형성물질로서 폴리실리콘막을 증착하여 포토 레지스트 마스킹 및 식각공정을 거쳐 게이트 전극(205)을 형성한다.Then, after removing the photoresist mask (not shown), a gate oxide film 204 is deposited on the entire surface of the resultant to form a gate electrode, and a polysilicon film is deposited as a gate electrode forming material to mask and etch the photoresist. Through the gate electrode 205 is formed.

상기 결과물에 대하여, 도 2b에 도시된 바와 같이, 포토레지스트 마스크(206)를 형성한 후, 할로우 불순물 이온 주입공정을 통해 상기 게이트 전극(205)의 양측의 기판에 할로우 영역(207)을 형성한다. 이 때, 상기 할로우 불순물 이온으로는 인(P) 이온을 이용하며, 30~50[keV], 2E13-4E13[atoms/㎠]의 조건 하에 25~45 각(degree)의 틸트각(tilt angle) 이온 주입방법으로 실시한다. 2B, after forming the photoresist mask 206, hollow regions 207 are formed on substrates on both sides of the gate electrode 205 through a hollow impurity ion implantation process. . In this case, phosphorus (P) ions are used as the hollow impurity ions, and a tilt angle of 25 to 45 degrees under the conditions of 30 to 50 [keV] and 2E13-4E13 [atoms / cm 2]. It is performed by ion implantation method.

다음으로, 저농도 불순물 이온주입 공정을 통해 상기 게이트 전극(205)의 양측의 기판에 LDD(lightly doped drain)영역(208)을 형성한다. 이 때, 상기 저농도 불순물 이온 주입공정에는 BF2를 이용하여 1~5[keV], 1E14-5E14[atoms/㎠]의 조건 하에 실시한다.Next, a lightly doped drain (LDD) region 208 is formed on substrates on both sides of the gate electrode 205 through a low concentration impurity ion implantation process. At this time, the low concentration impurity ion implantation step is carried out under the conditions of 1 to 5 [keV] and 1E14-5E14 [atoms / cm 2] using BF 2 .

이어서, 도 2c에 도시된 바와 같이, 상기 패터닝 된 포토 레지스트 마스크(206)를 제거하고, 전면에 스페이서 형성용 산화막(209) 및 질화막(210)을 순차적으로 증착한 후, 에치백 공정을 이용하여 상기 게이트 전극(205)의 양측면에 스페이서를 형성한다.Subsequently, as shown in FIG. 2C, the patterned photoresist mask 206 is removed, the oxide film 209 and the nitride film 210 for spacer formation are sequentially deposited on the entire surface, and then the etch back process is used. Spacers are formed on both sides of the gate electrode 205.

도 2d에 도시된 바와 같이, 포토 레지스트 마스크(211)를 형성한 후, 이것과 상기 스페이서를 마스크로 하여 상기 스페이서의 양측 아래의 반도체 기판(201)에 정션 누설전류 방지용 이온을 주입하여 누설 전류 방지 이온 도핑영역(212)을 형성한 후, RTP(rapid thermal processing)법에 의한 열처리 공정을 실시한다. 이 때, 정션 누설전류 방지용 이온으로는 N2를 사용하고, 5~10[keV], 2E15-5E15[atoms/㎠]의 조건 하에 틸트각 이온 주입법을 이용한다. 상기 RTP 열처리 공정은 950~1050[℃], 5~20[sec]의 조건 하에서 실시한다.As shown in FIG. 2D, after forming the photoresist mask 211, the junction leakage current prevention ions are implanted into the semiconductor substrate 201 under both sides of the spacer using the photoresist mask and the spacer as a mask to prevent leakage current. After the ion doped region 212 is formed, a heat treatment process is performed by a rapid thermal processing (RTP) method. At this time, N 2 is used as the junction leakage current prevention ion, and a tilt angle ion implantation method is used under the conditions of 5-10 [keV] and 2E15-5E15 [atoms / cm 2]. The RTP heat treatment step is carried out under the conditions of 950 ~ 1050 [℃], 5 ~ 20 [sec].

다음으로, 도 2e에 도시된 바와 같이, 소스/드레인 이온 주입공정을 실시하여 반도체 기판(201)에 소스/드레인 영역(213)을 형성한다. 본 실시예에서 소스/드레인 이온 주입은 보론(boron) 이온을 이용하며, 1~5[keV], 1E15-3E15[atoms/㎠]의 조건 하에서 실시한다. 이후, 포토 레지스트 마스크(211)를 제거한 후, 소스/드레인에 대한 RTP방법에 의한 열처리 공정을 실시하며, 1000~1100[℃], 10~20[sec]의 공정 조건 하에서 실시한다. Next, as shown in FIG. 2E, a source / drain ion implantation process is performed to form a source / drain region 213 on the semiconductor substrate 201. In this embodiment, source / drain ion implantation is performed using boron ions and is performed under the conditions of 1 to 5 [keV] and 1E15-3E15 [atoms / cm 2]. Thereafter, after removing the photoresist mask 211, a heat treatment step is performed by the RTP method for the source / drain, and is performed under the process conditions of 1000 to 1100 [° C.] and 10 to 20 [sec].

이와 같이, 본 발명에 따른 실시예에서는 소스/드레인 이온 주입공정을 실시하기 전에, 정션 누설전류 방지용 이온으로서 질소이온을 활성영역에 주입하는 공정을 실시한 후 후속 열처리 공정에 의해 질소 원소를 균일하게 분포시킴으로써, 이후 소스/드레인 이온으로 주입된 보론 이온이 후속 활성화 공정 내지는 후속 열처리 공정에 의해 확산되어 반도체 기판(201)의 표면이나 소자격리막(202)의 경계 부분에 파일-업(file-up)또는 세그리게이션(segregation)되는 현상을 방지할 수 있다. 또한, 이에 따라 본 실시예에 따른 반도체 소자는 소자격리막(202) 부근의 보론 원소의 농도가 감소하는 현상을 방지하여 충분한 깊이의 접합 프로파일(profile)을 확보함으로써, 이후 형성될 금속실시사이드막이 반도체 기판과 직접 접촉하는 것을 방지하여 접합 누설전류가 증가되는 것을 방지할 수 있다. As described above, in the embodiment of the present invention, before performing the source / drain ion implantation process, the nitrogen element is injected into the active region as the junction leakage current prevention ion, and then the nitrogen element is uniformly distributed by the subsequent heat treatment process. As a result, the boron ions implanted into the source / drain ions are then diffused by a subsequent activation process or a subsequent heat treatment process, so that a file-up or Segmentation can be prevented. In addition, according to this embodiment, the semiconductor device according to the present embodiment prevents a decrease in the concentration of boron elements near the device isolation film 202 and secures a junction profile having a sufficient depth, whereby the metal implementation film to be formed later is a semiconductor. Direct contact with the substrate can be prevented to increase the junction leakage current.

마지막으로, 전면에 실리사이드 형성용 물질층으로 Co/TiN을 증착한 후, RTP에 의한 열처리공정, 미반응된 Co/TiN의 제거, 및 RTP열처리 공정을 실시하여 상기 게이트 전극(205) 및 상기 소스/드레인 영역의 표면에 금속 실리사이드막(214, CoSi2)을 형성한다.Finally, after depositing Co / TiN with a silicide forming material layer on the entire surface, the gate electrode 205 and the source are subjected to a heat treatment process by RTP, removal of unreacted Co / TiN, and an RTP heat treatment process. A metal silicide film 214 (CoSi 2 ) is formed on the surface of the / drain region.

상기 실시예에서는 PMOS의 경우에 대하여 주로 설명하였으나, 본 발명은 다양한 타입의 반도체 소자에 대하여 응용 가능하다.In the above embodiment, the case of PMOS has been mainly described, but the present invention can be applied to various types of semiconductor devices.

이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 트랜지스터, 특히 PMOS 트랜지스터 등의 제조 공정에 있어, 소스/드레인 영역을 형성하기 위한 이온을 주입하기 전에 먼저 정션 누설전류 방지용 이온(예를 들면, 질소이온)을 먼저 주입한 후 후속 열처리 공정을 진행하여 상기 정션 누설전류 방지용 이온 을 균일하게 분포시킴으로써, 소스/드레인 영역 형성 이온(예를 들면, 보론이온)의 불규칙적인 확산을 방지하고, 결국 활성영역과 소자격리막 간 경계부분에서의 접합누설전류 발생을 방지하도록 하는 이점이 있다.

As described above, in the method of manufacturing a semiconductor device according to the present invention, in the manufacturing process of a transistor, in particular a PMOS transistor, etc., ions for preventing junction leakage current (e.g., , By first injecting nitrogen ions, and then performing a subsequent heat treatment process to uniformly distribute the junction leakage current prevention ions, thereby preventing irregular diffusion of source / drain region forming ions (eg, boron ions), and eventually There is an advantage to prevent the generation of junction leakage current at the boundary between the active region and the device isolation film.

Claims (7)

(1) 소자격리막에 의해 격리된 반도체 기판의 활성영역 내에 웰영역을 형성하는 단계와,(1) forming a well region in an active region of a semiconductor substrate isolated by an element isolation film; (2) 상기 활성영역 상에 게이트 전극을 형성하는 단계와,(2) forming a gate electrode on the active region; (3) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와,(3) forming spacers on both sides of the gate electrode; (4) 상기 스페이서의 양측 아래의 반도체 기판에 정션 누설전류 방지용 이온을 주입하는 단계와,(4) implanting ions for preventing junction leakage current into semiconductor substrates under both sides of the spacer; (5) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 영역을 형성하는 단계와,(5) forming source / drain regions in the semiconductor substrate under both sides of the spacer; (6) 상기 게이트 전극 및 상기 소스/드레인 영역 표면에 금속 실리사이드막을 형성하는 단계를 (6) forming a metal silicide film on surfaces of the gate electrode and the source / drain region; 포함하여 구성되는 것을 특징으로 하는 PMOS 소자인 반도체 소자의 제조방법.A method for manufacturing a semiconductor device which is a PMOS device, characterized in that it comprises a. 제 1항에 있어서, 상기 정션 누설전류 방지용 이온은 질소 이온인 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the junction leakage current prevention ion is nitrogen ion. 제 2 항에 있어서, 상기 질소이온은 틸트각(tilt angle) 이온 주입법에 의해 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the nitrogen ion is implanted by a tilt angle ion implantation method. 제 3항에 있어서, 상기 단계 (4)의 질소 이온 주입 단계 이후, RTP(rapid thermal processing)법에 의한 열처리 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 3, further comprising a heat treatment process by rapid thermal processing (RTP) after the nitrogen ion implantation step (4). 삭제delete 제 1항에 있어서, 상기 소스/드레인 영역은 보론 이온 주입공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the source / drain regions are formed by a boron ion implantation process. 제 2항 내지 제 4항 중 어느 한 항에 있어서, 상기 질소 이온 주입 공정은 5~10[keV], 2E15~5E15[atoms/㎠]의 공정 조건하에서 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to any one of claims 2 to 4, wherein the nitrogen ion implantation step is performed under process conditions of 5 to 10 [keV] and 2E15 to 5E15 [atoms / cm 2]. .
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