KR20050059863A - Method for forming semi-conductor device - Google Patents
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Abstract
본 발명은 (1) 반도체 기판의 활성영역 내의 웰영역 상에 게이트 전극을 형성하는 단계와, (2) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (3) 상기 스페이서를 마스크로 불순물 주입공정을 실시하여 상기 스페이서의 양측 아래 반도체 기판에 소스/드레인 전극을 형성하는 단계와, (4) 상기 주입된 불순물의 일부를 상기 불순물 주입공정에 의해 발생한 결정결함들 사이로 확산시키기 위한 제 1 열처리공정을 실시하는 단계와, (5) 상기 단계 (3)의 불순물 주입공정에 의해 주입된 불순물을 활성화시키기 위한 제 2 열처리공정을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다.The present invention comprises the steps of (1) forming a gate electrode on a well region in an active region of a semiconductor substrate, (2) forming a spacer on both sides of the gate electrode, and (3) impurity implantation using the spacer as a mask. Forming a source / drain electrode on the semiconductor substrate under both sides of the spacer, and (4) a first heat treatment process for diffusing a part of the implanted impurities between the crystal defects generated by the impurity implantation process. And (5) performing a second heat treatment process for activating the impurities implanted by the impurity implantation process of step (3). It is about.
본 발명에 따른 반도체 소자의 제조방법은, MOS 소자의 제조 공정에 있어, 소스/드레인 영역을 형성하기 위한 불순물을 주입한 후, 상기 불순물을 활성화 시키기 위한 열처리 공정을 실시하기 전에, 별도의 열처리공정을 추가적으로 선실시하도록 함으로써, 불순물 이온 주입에 의해 발생된 결정결함을 회복시켜 주어 후속 불순물 활성화 과정에서 야기되는 TED(transient enhanced diffusion) 및 OED(oxidation enhanced diffusion)에 의한 불순물 확산을 방지하고, SCE(short channel effect), RSCE(reverse short channel effect), 펀치쓰루 등 소자 특성 상의 문제점을 개선할 수 있는 이점이 있다. In the manufacturing method of the semiconductor device according to the present invention, in the manufacturing process of the MOS device, after implanting the impurities for forming the source / drain region, and before performing a heat treatment step for activating the impurities, a separate heat treatment step By additionally performing the above, it is possible to recover the crystal defects caused by the impurity ion implantation to prevent impurity diffusion by TED (transient enhanced diffusion) and OED (oxidation enhanced diffusion) caused in the subsequent impurity activation process, and SCE ( Short channel effects (RSCs), reverse short channel effects (RSCEs), punchthrough, and the like can improve the device characteristics.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 MOS 소자의 제조 공정에 있어, 소스/드레인 영역을 형성하기 위한 불순물을 주입한 후, 상기 불순물을 활성화 시키기 위한 열처리 공정을 실시하기 전에, 별도의 열처리공정을 추가적으로 선실시하도록 함으로써, 후속 불순물 활성화 과정에서 야기되는 TED 및 OED에 의한 불순물 확산을 방지하고, SCE, RSCE, 펀치쓰루 등 소자 특성 상의 문제점을 개선할 수 있도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in the manufacturing process of a MOS device, after implanting impurities for forming source / drain regions, and before performing a heat treatment process for activating the impurities. By additionally performing a separate heat treatment process, it is possible to prevent impurity diffusion by TED and OED caused by subsequent impurity activation process, and to improve problems in device characteristics such as SCE, RSCE, punch-through, and the like. It relates to a method for manufacturing a semiconductor device.
MOS소자에서 게이트 전극 및 게이트 산화막 아래의 표면지역은 게이트 전하가 인가된 상태에서 소오스/드레인 접합영역에 인가한 전기장에 의해 전류가 흐르도록 하는 역할을 하며, 이 지역을 채널 (channel)이라 한다.In the MOS device, the surface area under the gate electrode and the gate oxide film causes a current to flow by an electric field applied to the source / drain junction region while the gate charge is applied, and this region is called a channel.
반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지며, 채널 길이도 작아지고 있는 것이다. 특히, 반도체 소자의 채널 길이가 0.1[㎛] 이하로 작아짐에 따라 소자의 양호한 전기적 특성을 확보하기 위해서는 쉘로우 소스/드레인 접합(shallow source/drain junction) 기술이 필요하게 되었다. As the integration of semiconductor devices proceeds, the area occupied by each part of the semiconductor devices decreases more and more. In other words, in order to reduce the effective area occupied by the semiconductor device, the gap between the source and drain in the device becomes smaller and the channel length becomes smaller. In particular, as the channel length of the semiconductor device is reduced to 0.1 [µm] or less, a shallow source / drain junction technique is required to secure good electrical characteristics of the device.
일반적인 MOS소자의 제조방법은 다음과 같다. A general method of manufacturing a MOS device is as follows.
즉, 반도체 기판에 복수의 소자격리막을 형성하여 활성영역을 정의한 후, 상기 활성영역의 반도체 기판에 웰영역을 형성하고, 게이트 전극 형성을 위해 그 결과물의 전면에 게이트 산화막 및 폴리실리콘막을 증착하여 포토 레지스트 마스킹 및 식각공정을 거쳐 게이트 전극을 형성한다. 그리고, 할로우 불순물 이온 주입공정 및 저농도 불순물 이온주입 공정을 통해 상기 게이트 전극의 양측의 기판에 할로우 영역 및 LDD(lightly doped drain)영역을 형성한 후, 스페이서 형성용 산화막 및 질화막을 순차적으로 증착한 후, 에치백 공정을 이용하여 상기 게이트 전극의 양측면에 스페이서를 형성한다.That is, after forming a plurality of device isolation film on the semiconductor substrate to define the active region, a well region is formed on the semiconductor substrate of the active region, and a gate oxide film and a polysilicon film are deposited on the entire surface of the resultant to form a gate electrode. The gate electrode is formed through a resist masking and etching process. After forming a hollow region and a lightly doped drain (LDD) region on substrates on both sides of the gate electrode through a hollow impurity ion implantation process and a low concentration impurity ion implantation process, the oxide film and nitride film for spacer formation are sequentially deposited. Spacers are formed on both sides of the gate electrode by using an etch back process.
다음으로, 상기 스페이서를 마스크로 하여 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 불순물 주입공정을 실시함으로써 소스/드레인 전극을 형성한다. Next, a source / drain electrode is formed by performing a source / drain impurity implantation process on the semiconductor substrate under both sides of the spacer using the spacer as a mask.
여기서, 주입된 상기 불순물을 활성화시키기 위해서는 소정의 열처리 공정을 거쳐야 하는데, 이 열처리 공정을 거치게 되면서 반도체 소자의 전기적 특성은 크게 악화되는 문제가 발생하게 된다.In this case, in order to activate the impurity implanted, a predetermined heat treatment process is required. As a result, the electrical characteristics of the semiconductor device are greatly deteriorated.
즉, 반도체 소자는 소스/드레인 불순물 주입공정에 의해 야기되는 결정상 결함(주로, Si침입형 원소, Si치환형 원소, 클러스터(cluster))에 기하여 TED(transient enhanced diffusion, 이하, "TED"라 함.) 및 OED(Oxidation enhanced diffusion, 이하, "OED"라 함.)에 취약한 구조를 가지게 되며, 이에 따라 상기 주입된 불순물은 열처리 공정을 통해 활성화되어 반도체 기판이나 채널 방향으로 깊숙이 확산되어 들어가게 되는 현상이 발생하였다. 더 나아가, 이러한 문제로 인하여 소자의 전기적 특성에 문제(예를 들어 SCE(short channel effect, 이하, "SCE"라 함.), RSCE(reverse short channel effect, 이하, "RSCE"라 함.), 펀치쓰루(punchthrough))가 발생하여, 소자의 전기적 특성을 크게 악화시키는 결과를 초래하게 된 것이다. That is, the semiconductor device is referred to as TED (transient enhanced diffusion, hereinafter referred to as “TED”) based on crystal defects (mainly Si intrusion element, Si substitution element, and cluster) caused by the source / drain impurity implantation process. .) And OED (Oxidation enhanced diffusion, hereinafter referred to as "OED") has a structure that is vulnerable, so that the implanted impurities are activated through the heat treatment process to deeply diffuse into the semiconductor substrate or channel direction This occurred. Furthermore, due to these problems, problems with the electrical characteristics of the device (e.g., short channel effect ("SCE"), reverse short channel effect ("RSCE")), Punchthrough occurs, resulting in a significant deterioration of the electrical characteristics of the device.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소스/드레인 불순물 주입공정에 의해 주입된 불순물의 활성화를 위한 열처리 공정에 의해 야기되는 TED 및 OED를 방지함과 아울러, 상기 불순물의 과도한 확산에 의하여 소자의 전기적 특성이 악화(예를 들어, SCE, RSCE, 펀치쓰루)되는 것을 방지함으로써, 양호한 전기적 특성을 가지는 반도체 소자의 제조방법을 제공하는 데 있다. Therefore, the technical problem to be achieved by the present invention is to prevent the TED and OED caused by the heat treatment process for activation of the impurities implanted by the source / drain impurity implantation process, as well as the electrical It is to provide a method of manufacturing a semiconductor device having good electrical characteristics by preventing the characteristics from deteriorating (for example, SCE, RSCE, punch-through).
상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 반도체 기판의 활성영역 내의 웰영역 상에 게이트 전극을 형성하는 단계와, (2) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (3) 상기 스페이서를 마스크로 불순물 주입공정을 실시하여 상기 스페이서의 양측 아래 반도체 기판에 소스/드레인 전극을 형성하는 단계와, (4) 상기 주입된 불순물의 일부를 상기 불순물 주입공정에 의해 발생한 결정결함들 사이로 확산시키기 위한 제 1 열처리공정을 실시하는 단계와, (5) 상기 단계 (3)의 불순물 주입공정에 의해 주입된 불순물을 활성화시키기 위한 제 2 열처리공정을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention (1) forming a gate electrode on the well region in the active region of the semiconductor substrate, (2) forming a spacer on both sides of the gate electrode, (3 (B) forming a source / drain electrode on a semiconductor substrate under both sides of the spacer by performing an impurity implantation process using the spacer as a mask; and (4) crystal defects generated by the impurity implantation process in which some of the implanted impurities are formed. And performing a first heat treatment process for diffusing therebetween, and (5) performing a second heat treatment process for activating impurities injected by the impurity implantation process of step (3). A method for manufacturing a semiconductor device is provided.
본 발명에서, 상기 반도체 소자는 PMOS 소자인 것이 바람직하다. In the present invention, the semiconductor device is preferably a PMOS device.
본 발명에서, 상기 단계 (3)에서 주입되는 불순물은 보론(boron) 원소인 것이 바람직하다.In the present invention, the impurity injected in the step (3) is preferably a boron element.
본 발명에서, 상기 제 1 열처리 공정은 RTP(rapid thermal processing)법에 의하여 실시하는 것이 바람직하다.In the present invention, the first heat treatment step is preferably carried out by a rapid thermal processing (RTP) method.
본 발명에서, 상기 제 1 열처리 공정은 온도 1000~1150[℃], 승온속도 100~150[℃/sec]의 조건 하에 1~3[sec] 동안 실시하는 것이 바람직하다.In the present invention, the first heat treatment step is preferably carried out for 1 to 3 [sec] under the conditions of temperature 1000 ~ 1150 [℃], temperature rising rate 100 ~ 150 [℃ / sec].
본 발명에서, 상기 제 2 열처리 공정은 RTP법에 의하되, 온도 1000~1100[℃], 승온속도 25~75[℃/sec]의 조건 하에 10~20[sec] 동안 실시하는 것이 바람직하다. In the present invention, the second heat treatment step is performed by the RTP method, it is preferably carried out for 10 to 20 [sec] under the conditions of the temperature of 1000 ~ 1100 [° C], the temperature increase rate of 25 ~ 75 [° C / sec].
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples. In addition, if a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.
도 1 내지 도 7은 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 도 1 내지 도 7을 참조하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.1 to 7 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Referring to FIGS. 1 to 7, a method of manufacturing a semiconductor device according to the present invention will be described. As follows.
우선, 도 1에 도시된 바와 같이, 반도체 기판(101)에 복수의 소자격리막(102)을 형성하여 활성영역을 정의한다. 이 때, 소자격리막(102)은 산화막을 매립한 후 화학적, 기계적 평탄화(CMP)공정을 실시하여 형성한다. 그리고, 이후 진행될 이온 주입 공정을 위한 포토 레지스트 마스크(미도시)를 형성한 후, 상기 활성영역의 반도체 기판(101)에 웰영역(103, 본 실시예는 PMOS의 경우로서 n-타입의 웰영역을 형성함.)을 형성하기 위하여 이온 주입을 실시하며, 임계전압(Vt)을 조절하기 위하여 이온(본 실시예에서는 As 등 주입함.)을 주입한다.First, as shown in FIG. 1, a plurality of device isolation layers 102 are formed on a semiconductor substrate 101 to define an active region. In this case, the device isolation film 102 is formed by embedding the oxide film and performing a chemical and mechanical planarization (CMP) process. After forming a photoresist mask (not shown) for the ion implantation process to be performed later, the well region 103 is formed on the semiconductor substrate 101 of the active region. Ion implantation is performed to form an ion, and ions (in this embodiment, As is implanted) are implanted to adjust the threshold voltage (Vt).
그런 후, 상기 포토 레지스트 마스크(미도시)를 제거한 후, 게이트 전극 형성을 위해 그 결과물의 전면에 게이트 산화막(104)을 증착하고, 게이트 전극 형성물질로서 폴리실리콘막을 증착하여 포토 레지스트 마스킹 및 식각공정을 거쳐 게이트 전극(105)을 형성한다.Then, after removing the photoresist mask (not shown), a gate oxide film 104 is deposited on the entire surface of the resultant to form a gate electrode, and a polysilicon film is deposited as a gate electrode forming material to mask and etch the photoresist. Through the gate electrode 105 is formed.
상기 결과물에 대하여, 도 2에 도시된 바와 같이, 포토레지스트 마스크(106)를 형성한 후, 저농도 불순물 이온주입 공정을 통해 상기 게이트 전극(105)의 양측의 기판에 LDD(lightly doped drain)영역(107)을 형성한다. 이 때, 상기 저농도 불순물 이온 주입공정에는 BF2를 이용하여 1~5[keV], 1E14-3E14[atoms/㎠]의 조건 하에 실시한다.2, after forming the photoresist mask 106, a lightly doped drain (LDD) region (LDD) is formed on substrates on both sides of the gate electrode 105 through a low concentration impurity ion implantation process. 107). At this time, the low concentration impurity ion implantation step is performed under the conditions of 1 to 5 [keV] and 1E14-3E14 [atoms / cm 2] using BF 2 .
다음으로, 도 3에 도시된 바와 같이, 할로우 불순물 이온 주입공정을 통해 상기 게이트 전극(105)의 양측의 기판에 할로우 영역(108)을 형성한다. 이 때, 상기 할로우 불순물 이온으로는 인(P) 이온을 이용하며, 10~30[keV], 3E13-5E13[atoms/㎠]의 조건 하에 20~40 각(degree)의 틸트각(tilt angle) 이온 주입법으로 실시한다. Next, as shown in FIG. 3, hollow regions 108 are formed on substrates on both sides of the gate electrode 105 through a hollow impurity ion implantation process. In this case, phosphorus (P) ions are used as the hollow impurity ions, and a tilt angle of 20 to 40 degrees under conditions of 10 to 30 [keV] and 3E13-5E13 [atoms / cm 2]. It is performed by the ion implantation method.
이어서, 도 4에 도시된 바와 같이, 상기 패터닝 된 포토 레지스트 마스크(106)를 제거하고, 전면에 스페이서 형성용 산화막 및 질화막을 순차적으로 증착한 후, 식각 공정을 이용하여 상기 게이트 전극(105)의 양측벽에 산화막 스페이서(109) 및 질화막 스페이서(110)를 형성한다. Subsequently, as shown in FIG. 4, the patterned photoresist mask 106 is removed, an oxide film and a nitride film for spacer formation are sequentially deposited on the entire surface, and then an etching process is performed on the gate electrode 105. The oxide film spacer 109 and the nitride film spacer 110 are formed on both side walls.
도 5에 도시된 바와 같이, 포토 레지스트 마스크(111)를 형성한 후, 이것과 상기 스페이서를 마스크로 소스/드레인 불순물 주입공정을 실시하여 상기 스페이서의 양측 아래의 반도체 기판(101)에 소스/드레인 영역(112)을 형성한다. 본 실시예에서 소스/드레인 불순물 주입은 보론(boron) 원소를 이용하며, 1~5[keV], 2E15-4E15[atoms/㎠]의 조건 하에서 실시한다.As shown in FIG. 5, after the photoresist mask 111 is formed, a source / drain impurity implantation process is performed using the photoresist mask and the spacer, and the source / drain is applied to the semiconductor substrate 101 under both sides of the spacer. Area 112 is formed. In this embodiment, source / drain impurity implantation is performed using boron elements and is performed under conditions of 1 to 5 [keV] and 2E15-4E15 [atoms / cm 2].
이후, 도 6에 도시된 바와 같이, 포토 레지스트 마스크(111)를 제거한 후, 제 1 열처리공정을 실시한다. 제 1 열처리 공정은 RTP방법에 의하여 실시하되, 온도 1000~1150[℃], 승온속도 100~150[℃/sec]의 조건 하에 1~3[sec] 동안 실시한다. 이어서, 제 2 열처리 공정을 실시한다. 이 때, 상기 제 2 열처리 공정은 RTP법에 의하여 실시하되, 온도 1000~1100[℃], 승온속도 25~75[℃/sec]의 조건 하에 10~20[sec] 동안 실시한다.Thereafter, as shown in FIG. 6, after the photoresist mask 111 is removed, a first heat treatment process is performed. The first heat treatment process is carried out by the RTP method, but is carried out for 1 to 3 [sec] under the conditions of the temperature of 1000 ~ 1150 [℃], the temperature increase rate of 100 ~ 150 [℃ / sec]. Next, a second heat treatment step is performed. At this time, the second heat treatment process is carried out by the RTP method, but is carried out for 10 to 20 [sec] under the conditions of the temperature of 1000 ~ 1100 [° C], the temperature increase rate of 25 ~ 75 [° C / sec].
반도체 소자는 소스/드레인 불순물 주입공정을 실시하게 되면 반도체 기판의 결정상 결함(주로, Si침입형 원소, Si치환형 원소, 클러스터(cluster))이 생기게 되어 TED 및 OED에 취약한 구조를 가지게 됨은 상기에서 본 바와 같다. When the semiconductor device is subjected to the source / drain impurity implantation process, crystal phase defects (mainly, Si intrusion element, Si substitution element, and cluster) of the semiconductor substrate are generated, and thus the structure is vulnerable to TED and OED. As shown.
상기 제 1 열처리 공정은 이러한 현상을 방지하기 위하여 실시하는 것이다. 즉, 매우 짧은 시간에 걸쳐 제 1 열처리 공정을 진행하게 되면, 주입된 불순물들이 상기 결정 결함들의 자리(특히, 치환형 원소의 자리)로 확산되게 된다. 이에 따라 후속하는 제 2 열처리 공정에 의해 활성화 된 소스/드레인 영역의 불순물이온은 이미 제 1 열처리 공정에 의해 확산되어 있던 불순물에 의해 막혀 TED 및 OED에 의한 불순물 확산을 할 수 없게 되는 것이다. 결과적으로, 소스/드레인 형성을 위해 주입된 불순물의 과도한 확산이 억제됨으로써, 상기 제 1 열처리 공정을 실시한 반도체 소자는 소스/드레인 접합의 깊이를 낮게 유지할 수 있을 뿐만 아니라, 채널 길이 0.1[㎛] 이하의 소자 조건 하에서도 양호한 전기적 특성을 가질 수 있게 된다. The first heat treatment step is performed to prevent such a phenomenon. That is, when the first heat treatment process is performed over a very short time, the implanted impurities diffuse into the sites of the crystal defects (particularly, the sites of the substituted element). As a result, impurity ions in the source / drain region activated by the subsequent second heat treatment process are blocked by impurities that have already been diffused by the first heat treatment process, thereby preventing impurity diffusion by TED and OED. As a result, excessive diffusion of impurities implanted for source / drain formation is suppressed, so that the semiconductor element subjected to the first heat treatment process can not only keep the depth of the source / drain junction low, but also have a channel length of 0.1 [μm] or less. It is possible to have good electrical properties even under the device conditions of.
마지막으로, 도 7에 도시된 바와 같이, 전면에 실리사이드 형성용 물질층으로 Co/TiN을 증착한 후, RTP에 의한 열처리공정, 미반응된 Co/TiN의 제거, 및 RTP열처리 공정을 실시하여 상기 게이트 전극(105) 및 상기 소스/드레인 영역(112)의 표면에 금속 실리사이드막(113, CoSi2)을 형성한다.Finally, as shown in FIG. 7, after depositing Co / TiN as a silicide forming material layer on the entire surface, a heat treatment process by RTP, removal of unreacted Co / TiN, and RTP heat treatment process are performed. A metal silicide layer 113 (CoSi 2 ) is formed on the surface of the gate electrode 105 and the source / drain region 112.
지금까지 상기 실시예에서는 PMOS의 경우에 대하여 주로 설명하였으나, 본 발명은 다양한 타입의 반도체 소자에 대하여 응용 가능하다. In the above embodiment, the case of PMOS has been mainly described, but the present invention can be applied to various types of semiconductor devices.
이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은, MOS소자의 제조 공정에 있어, 소스/드레인 영역을 형성하기 위한 불순물을 주입한 후, 상기 불순물을 활성화 시키기 위한 열처리 공정을 실시하기 전에, 별도의 열처리공정을 추가적으로 선실시하도록 함으로써, 불순물 이온 주입에 의해 발생된 결정결함을 회복시켜 주어 후속 불순물 활성화 과정에서 야기되는 TED 및 OED에 의한 불순물 확산을 방지하고, SCE, RSCE, 펀치쓰루 등 소자 특성 상의 문제점을 개선할 수 있는 이점이 있다. As described above, in the method of manufacturing a semiconductor device according to the present invention, in the manufacturing process of a MOS device, after implanting impurities for forming source / drain regions, before performing a heat treatment process for activating the impurities, By additionally performing a separate heat treatment process, it recovers crystal defects caused by impurity ion implantation and prevents impurity diffusion by TED and OED caused by subsequent impurity activation process, SCE, RSCE, punch through, etc. There is an advantage that can improve the problem on the device characteristics.
도 1 내지 도 7은 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 도시한 것이다.1 to 7 illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 소자격리막101 semiconductor substrate 102 device isolation film
103 : 웰 영역 104 : 게이트 산화막103: well region 104: gate oxide film
105 : 게이트 전극 106 : 포토레지스트 마스크105: gate electrode 106: photoresist mask
107 : LDD 영역 108 : 할로우 영역107: LDD region 108: hollow region
109 : 산화막 스페이서 110 : 질화막 스페이서 109: oxide film spacer 110: nitride film spacer
111 : 포토 레지스트 마스크 112 : 소스/드레인 영역111: photoresist mask 112: source / drain regions
113 : 금속 실리사이드막 113: metal silicide film
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2003
- 2003-12-15 KR KR1020030091582A patent/KR20050059863A/en not_active Application Discontinuation
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