KR100628253B1 - Method for Forming Self-Aligned Silcide of Semiconductor Device - Google Patents
Method for Forming Self-Aligned Silcide of Semiconductor Device Download PDFInfo
- Publication number
- KR100628253B1 KR100628253B1 KR1020000046187A KR20000046187A KR100628253B1 KR 100628253 B1 KR100628253 B1 KR 100628253B1 KR 1020000046187 A KR1020000046187 A KR 1020000046187A KR 20000046187 A KR20000046187 A KR 20000046187A KR 100628253 B1 KR100628253 B1 KR 100628253B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicide
- region
- semiconductor substrate
- forming
- heat treatment
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 45
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 230000003213 activating effect Effects 0.000 claims abstract description 3
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 20
- 239000010936 titanium Substances 0.000 claims description 13
- 229910052715 tantalum Inorganic materials 0.000 claims description 11
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- MANYRMJQFFSZKJ-UHFFFAOYSA-N bis($l^{2}-silanylidene)tantalum Chemical compound [Si]=[Ta]=[Si] MANYRMJQFFSZKJ-UHFFFAOYSA-N 0.000 claims 1
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 239000012298 atmosphere Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
Abstract
본 발명은 낮은 비저항을 갖는 반도체 소자의 자기 정렬 실리사이드 형성방법에 관한 것으로서, 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리 영역을 형성하는 단계와, 상기 반도체 기판의 소정영역에 게이트를 형성하는 단계와, 상기 게이트 양측의 상기 활성영역의 반도체 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계와, 1차 열처리 공정으로 상기 소오스 영역 및 드레인 영역에 주입된 불순물 이온을 활성화시키는 단계와, 상기 반도체 기판의 전면에 제 1 금속막과 제 2 금속막을 차례로 증착하는 단계와, 2차 열처리 공정으로 상기 게이트와 소오스 영역 및 드레인 영역의 상부에 제 1 실리사이드와 제 2 실리사이드를 형성하는 단계와, 상기 2차 열처리 후에 반응하지 않은 제 2 금속을 제거하는 단계를 포함하여 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming self-aligned silicide of a semiconductor device having a low resistivity, the method comprising: forming a device isolation region defining a field region and an active region in a semiconductor substrate, and forming a gate in a predetermined region of the semiconductor substrate; Forming a source region and a drain region by implanting impurity ions into the semiconductor substrate of the active region on both sides of the gate; and activating the impurity ions implanted in the source region and the drain region by a first heat treatment process. And sequentially depositing a first metal film and a second metal film on the entire surface of the semiconductor substrate, and forming a first silicide and a second silicide on the gate, the source region, and the drain region by a second heat treatment process. And removing the unreacted second metal after the second heat treatment. To form.
자기 정렬 실리사이드(Self Align Silicide)Self Align Silicide
Description
도 1은 종래 기술에 따른 자기 정렬 실리사이드 공정의 플로우 차트1 is a flow chart of a self-aligned silicide process according to the prior art.
도 2a 내지 도 2d는 도 1의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도2A through 2D are cross-sectional views illustrating a method of forming a semiconductor device to which the self-aligned silicide process of FIG. 1 is applied.
도 3은 본 발명의 실시예에 따른 자기 정렬 실리사이드 공정의 플로우 차트3 is a flow chart of a self-aligned silicide process in accordance with an embodiment of the present invention.
도 4a 내지 도 4c는 도 3의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도4A to 4C are cross-sectional views illustrating a method of forming a semiconductor device to which the self-aligned silicide process of FIG. 3 is applied.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
31 : 반도체 기판 32 : 필드 산화막31
33 : 게이트 산화막 34 : 게이트 전극33: gate oxide film 34: gate electrode
35 : LDD 영역 36 : 절연막 측벽35: LDD region 36: insulating film sidewall
37 : 소오스 영역 38 : 드레인 영역37
39 : 탄탈륨(Ta)막 40 : 티타늄(Ti)막 39: tantalum (Ta) film 40: titanium (Ti) film
41 : 탄탈륨 실리시이드막 42 : 티타늄 실리사이드막41
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 고집적 반도체 소자의 선폭 의존성을 제거하여 소자의 집적도를 향상시키는데 적합한 반도체 소자의 자기 정렬 실리사이드의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a self-aligned silicide of a semiconductor device suitable for removing the linewidth dependency of a highly integrated semiconductor device to improve the integration of the device.
최근, 반도체 소자가 고집적화 내지 고성능화됨에 따라서 미세 패턴을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위하여 저저항의 게이트 물질이 요구되고 있다. 또한, 반도체 소자의 게이트 길이의 감소로 인한 숏-채널 효과(Short Channel Effect)의 방지 및 펀치스루(Punch-through)에 대한 마진 확보를 위하여 소오스/드레인 영역의 접합 깊이(Junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨데 면저항(Sheet Resistance) 및 콘택 저항을 감소시켜야 한다.In recent years, as semiconductor devices become more integrated or higher in performance, low-resistance gate materials are required to satisfy reduction of gate length and improvement of device characteristics in transistors and memory cells through fine patterns. In addition, the junction depth of the source / drain regions is shallow to prevent short channel effects due to the reduction of the gate length of the semiconductor device and to secure a margin for punch-through. At the same time, the parasitic resistance of the source / drain regions, such as sheet resistance and contact resistance, must be reduced.
이에 따라, 게이트 및 소오스/드레인 영역의 표면에 실리사이드를 형성하므로써 게이트의 비저항 및 소오스/드레인 영역의 면저항과 콘택 저항을 감소시킬 수 있는 자기 정렬 실리사이드(Self-aligned Silicide :Salicide) 공정에 대한 연구가 진행되고 있다. 자기 정렬 실리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 실리사이드 영역을 형성하는 공정이다. 실리사이드 영역은 티타늄 실리사이드(TiSi2)나 코발트 실리사이드(CoSi2)등의 물질로 형성된다.As a result, studies on self-aligned silicide (Salicide) processes that can reduce the specific resistance of the gate and the sheet resistance and contact resistance of the source / drain regions by forming silicides on the surfaces of the gate and source / drain regions It's going on. The self-aligned silicide process is a process of selectively forming silicide regions only in the gate and source / drain regions. The silicide region is formed of a material such as titanium silicide (TiSi 2 ) or cobalt silicide (CoSi 2 ).
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 자기 정렬 실리사이드 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming self-aligned silicide of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래 기술에 따른 자기 정렬 실리사이드 공정의 플로우 차트이고, 도 2a 내지 도 2d는 도 1의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도이다. 1 is a flow chart of a self-aligned silicide process according to the prior art, and FIGS. 2A to 2D are cross-sectional views illustrating a method of forming a semiconductor device to which the self-aligned silicide process of FIG. 1 is applied.
우선, 도 2a에 도시된 바와 같이 반도체 기판(11)의 일정영역에 필드 산화막(12)을 형성하여 필드영역 및 활성영역을 정의한다.First, as shown in FIG. 2A, a
그리고, 상기 반도체 기판(11)의 전면에 게이트 산화막(13)과 게이트 전극용 폴리 실리콘막을 차례로 증착하고, 포토 및 식각 공정으로 상기 반도체 기판(11)의 소정영역에만 남도록 상기 게이트 전극용 폴리 실리콘막과 게이트 산화막(13)을 선택적으로 제거하여 상기 게이트 산화막(13)상에 게이트 전극(14)을 형성한다.The
그리고, 상기 게이트 전극(14)을 마스크로 이용한 저농도 불순물 이온 주입으로 상기 게이트 전극(14) 양측의 반도체 기판(11)에 LDD 영역(15)을 형성한다.The LDD
그리고, 상기 반도체 기판(11)의 전면에 절연막을 증착하고, 상기 게이트 전극(14)의 양측면에만 남도록 이를 에치백하여 절연막 측벽(16)을 형성한다.An insulating film is deposited on the entire surface of the
이어, 상기 게이트 전극(14) 및 절연막 측벽(16)을 마스크로 이용한 고농도의 불순물 이온 주입으로 상기 절연막 측벽(16) 양측의 상기 반도체 기판(11)에 소오스 영역(17) 및 드레인 영역(18)을 형성한다(1).Subsequently, a
그리고, 1차 열처리하여 상기 소오스 영역(17) 및 드레인 영역(18)에 주입된 불순물 이온을 활성화시킨다(2).The first heat treatment is performed to activate the impurity ions implanted into the
상기 1차 열처리 공정은 급속 열처리(Rapid Thermal Anneling) 장비를 이용하여 1000∼1050℃의 온도에서 질소 분위기로 30∼40초 동안 실시한다.The first heat treatment process is carried out in a nitrogen atmosphere for 30 to 40 seconds at a temperature of 1000 ~ 1050 ℃ using a rapid thermal annealing (Rapid Thermal Anneling) equipment.
그리고, 도 2b에 도시된 바와 같이 반도체 기판(11)의 전면에 아세닌(As) 이온(19)을 주입하여 상기 게이트 전극(14)과 상기 소오스 영역(17) 및 드레인 영역(18)을 사전 비정질화(Preamorphization)한다(3).As shown in FIG. 2B, acenin (As)
그리고, 도 2c에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 티타늄막(20)을 증착한다(4).As illustrated in FIG. 2C, a titanium film 20 is deposited on the entire surface of the semiconductor substrate 11 (4).
이어, 2차 열처리를 수행하여 상기 티타늄막(20)이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발한다(5). Subsequently, a second heat treatment is performed to induce a silicide reaction in a region where the titanium film 20 is in contact with silicon (5).
그 결과, 소오스 영역(17) 및 드레인 영역(18)과 게이트 전극(14)의 상부에는 티타늄 실리사이드막(21)이 형성되고, 필드 산화막(12)과 절연막 측벽(16)의 상부에는 티타늄 실리사이드가 형성되지 않는다.As a result, a
이때, 생성된 상기 티타늄 실리사이드(21)는 C49상 티타늄 실리사이드(21)로 높은 비저항을 갖는다.At this time, the
그리고, 습식 식각(Wet-etch)으로 미반응된 티타늄막(20)을 제거한다(6).Then, the unreacted titanium film 20 is removed by wet etching (6).
이어, 3차 열처리 공정을 실시하여 상기 높은 저항을 갖는 C49상 티타늄 실리사이드막(21)을 낮은 저항을 갖는 C54상 티타늄 실리사이드로 상변시키어 종래 기술에 따른 반도체 소자의 자기 정렬 실리사이드를 완성한다.Subsequently, a third heat treatment process is performed to convert the C 49 phase
그러나, 상기와 같은 종래의 반도체 소자의 자기 정렬 실리사이드 형성방법은 다음과 같은 문제점이 있다. However, the above-described method for forming self-aligned silicide of a semiconductor device as described above has the following problems.
첫째, 반도체 소자의 고집적화에 따라서 게이트 전극 및 소오스/드레인 영역의 선폭이 감소됨에 따라서 티타늄 실리사이드의 변태가 어려워 상기 게이트 전극과 소오스 영역 및 드레인 영역의 비저항이 증가된다.First, as the line widths of the gate electrode and the source / drain regions decrease with increasing integration of the semiconductor device, transformation of titanium silicide becomes difficult, thereby increasing the specific resistance of the gate electrode, the source region, and the drain region.
둘째, 사전 비정질화하는 방법은 폴리 실리콘의 구조가 주상적 구조(Columnar Structure)일 경우에 엔모스쪽 소자의 특성을 제대로 얻을 수 없다.Second, in the pre-amorphization method, when the polysilicon structure is columnar structure, the characteristics of the NMOS device may not be properly obtained.
셋째, 집적도가 증가되어 선폭이 줄어듦에 따라서 티타늄막도 얇아지므로 티타늄 실리사이드가 쉽게 응집되어 티타늄 실리사이드 패턴이 끊어져 비저항이 증가된다.Third, as the degree of integration increases and the line width decreases, the titanium film becomes thinner, and thus the titanium silicide aggregates easily and the titanium silicide pattern is broken to increase the resistivity.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 선폭 의존성을 제거하여 낮은 비저항을 갖는 자기 정렬 실리사이드를 형성하므로써 소자의 동작 속도 및 신뢰성을 향상시키는데 적합한 반도체 소자의 자기 정렬 실리사이드 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems to provide a method for forming a self-aligned silicide of a semiconductor device suitable for improving the operation speed and reliability of the device by removing the line width dependency to form a self-aligned silicide having a low specific resistance. The purpose is.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 자기 정렬 실리사이드 형성방법은 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리 영역을 형성하는 단계와, 상기 반도체 기판의 소정영역에 게이트를 형성하는 단계와, 상기 게이트 양측의 상기 활성영역의 반도체 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계와, 1차 열처리 공정으로 상기 소오스 영역 및 드레인 영역에 주입된 불순물 이온을 활성화시키는 단계와, 상기 반도체 기판의 전면에 제 1 금속막과 제 2 금속막을 차례로 증착하는 단계와, 2차 열처리 공정으로 상기 게이트와 소오스 영역 및 드레인 영역의 상부에 제 1 실리사이드와 제 2 실리사이드를 형성하는 단계와, 상기 2차 열처리 후에 반응하지 않은 제 2 금속을 제거하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a self-aligned silicide of a semiconductor device, the method including: forming a device isolation region defining a field region and an active region in a semiconductor substrate, and forming a gate in a predetermined region of the semiconductor substrate; Forming a source region and a drain region by implanting impurity ions into the semiconductor substrate of the active region on both sides of the gate; and activating the impurity ions implanted in the source region and the drain region by a first heat treatment process. Forming a first silicide and a second silicide on the gate, the source region, and the drain region by sequentially depositing a first metal layer and a second metal layer on the entire surface of the semiconductor substrate; And removing the unreacted second metal after the second heat treatment. It characterized by forming, including.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 자기 정렬 실리사이드 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming self-aligned silicide of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 자기 정렬 실리사이드 공정의 플로우 차트이고, 도 4a 내지 도 4c는 도 3의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도이다.3 is a flowchart of a self-aligned silicide process according to an exemplary embodiment of the present invention, and FIGS. 4A to 4C are cross-sectional views illustrating a method of forming a semiconductor device to which the self-aligned silicide process of FIG. 3 is applied.
도 4a에 도시된 바와 같이 반도체 기판(31)의 일정영역에 LOCOS(Local Oxidation of Silicon) 공정으로 필드영역 및 활성영역을 정의하는 필드 산화막(32)을 형성한다.As shown in FIG. 4A, a
그리고, 상기 반도체 기판(31)상에 게이트 산화막(33)과 게이트 전극용 폴리 실리콘막을 적층하여 형성한 후, 노광 및 현상 공정으로 상기 반도체 기판(31)의 소정영역에만 남도록 상기 게이트 전극용 폴리 실리콘막과 게이트 산화막(33)을 선택적으로 제거하여 게이트 산화막(33)상에 게이트 전극(34)을 형성한다.After the
그리고, 상기 게이트 전극(34)을 마스크로 이용한 저농도 불순물 이온 주입으로 상기 게이트 전극(34) 양측의 상기 반도체 기판(31)에 LDD 영역(35)을 형성한다.The LDD
그리고, 상기 반도체 기판(31)의 전면에 절연막을 증착하고 상기 게이트 전극(34) 양측면에만 남도록 상기 절연막을 에치백하여 절연막 측벽(36)을 형성한다.An insulating film is deposited on the entire surface of the
이어, 상기 게이트 전극(34) 및 절연막 측벽(36)을 마스크로 이용한 고농도 불순물 이온 주입으로 상기 절연막 측벽(36) 양측의 상기 반도체 기판(31)에 소오스 영역(37) 및 드레인 영역(38)을 형성한다(1a).Subsequently, a
이어, 상기 소오스 영역(37) 및 드레인 영역(38)에 주입된 불순물 이온의 활성화를 위하여 급속 열처리(Rapid Thermal Anneling) 장비에서 질소 가스 분위기에서 1040℃의 온도로 30∼40초 동안 1차 열처리 공정을 실시한다(2a).Subsequently, in order to activate the impurity ions implanted into the
그리고, 도 4b에 도시된 바와 같이 상기 반도체 가판(31)의 전면에 탄탈륨(Ta : Tantalum)막(39)과 티타늄(Ti : Titanium)막(40)을 차례로 증착한다(3a, 4a).4B, a tantalum (Ta)
이때, 상기 탄탈륨막(39)은 물리 증착 장비를 이용하여 진공 분위기에서 400℃이하의 온도로 수십 초간 공정을 진행하여 15∼50Å의 두께로 형성한다.At this time, the
그리고, 상기 티타늄막(40)은 상기 탄탈륨막(39) 증착시의 진공 분위기를 깨트리지 않은 채 400℃이하의 온도에서 상기 탄탈륨막(39)과 동일한 물리 증착 장비내의 다른 챔버에서 수십 초간 공정을 진행하여 390Å 이하의 두께로 증착한다.The
이어, 도 4c에 도시된 바와 같이 급속 열처리(Rapid Thermal Anneling) 장비를 이용하여 암모니아(NH3) 또는 질소 가스 또는 아르곤 가스 분위기에서 600∼700℃의 온도로 수십 초간 2차 열처리하여 상기 게이트 전극(34)과 상기 소오스 영역(37) 및 드레인 영역(38) 상부에 탄탈륨 실리사이드막(TaSi2)(41)과 티타늄 실리사이드막(TiSi2)(42)을 형성한다(5a).Subsequently, as shown in FIG. 4C, the gate electrode may be subjected to a second heat treatment for several tens of seconds at a temperature of 600 to 700 ° C. in ammonia (NH 3 ), nitrogen gas, or argon gas atmosphere using a rapid thermal annealing device. 34, a tantalum silicide layer (TaSi 2 ) 41 and a titanium silicide layer (TiSi 2 ) 42 are formed on the
여기에서 상기 탄탈륨 실리사이드막(41)은 100Å이하의 두께로 얇게 형성한다. Here, the
그리고, 상기 티타늄 실리사이드(42)는 낮은 비저항을 갖는 C54상 티타늄 실리사이드이다.The
즉, 본 발명은 높은 저항의 실리사이드를 형성한 후에 이를 상변시키어 저저항의 실리사이드를 형성하는 것이 아니라, 티타늄과 실리콘을 반응시키어 직접 낮은 저항의 C54상 티타늄 실리사이드를 형성하는 것이다.That is, the present invention does not form a high resistance silicide after forming a high resistance silicide, but forms a low resistance C 54 phase titanium silicide by directly reacting titanium with silicon.
이어, 습식 식각으로 상기 공정에서 반응하지 않은 티타늄을 제거한다(6a). Subsequently, wet etching removes titanium that has not reacted in the process (6a).
이때, 상기 습식 식각은 NH4OH, H2O2, H2O가 1 : 1 : 5로 혼합된 용액을 이용하여 25℃에서 20분 이상 실시하거나, NH4OH, H2O2, H2O가 1 : 5 : 50으로 혼합된 용액을 이용하여 50℃에서 15분 이상 실시한다.In this case, the wet etching may be performed at 25 ° C. for 20 minutes or more using NH 4 OH, H 2 O 2 , and H 2 O in a mixed solution of 1: 1: 5, or NH 4 OH, H 2 O 2 , H It is performed at 50 degreeC for 15 minutes or more using the solution which 2O mixed 1: 5: 50.
그리고, 상기 티타늄 실리사이드(42)의 안정화를 위하여 급속 열처리 장비를 이용하여 질소 또는 아르곤 또는 암모니아 가스 분위기에서 750∼850℃로 수십 초 동안 3차 열처리 공정을 실시한다.(7a).In order to stabilize the
이때, 상기 3차 열처리 공정은 상기 탄탈륨막(41)의 두께 또는 2차 열처리 공정에서의 온도에 따라서 생략하거나 열처리 온도를 낮출 수 있다.In this case, the third heat treatment process may be omitted or lower the heat treatment temperature depending on the thickness of the
상기 기술한 바와 같은 방법을 통하여 본 발명에 따른 반도체 소자의 자기 정렬 실리사이드를 완성한다.The self-aligned silicide of the semiconductor device according to the present invention is completed through the method as described above.
상기와 같은 본 발명의 반도체 소자의 자기 정렬 실리사이드 형성방법은 다음과 같은 효과가 있다. Self-aligned silicide forming method of the semiconductor device of the present invention as described above has the following effects.
첫째, 티타늄 실리사이드층과 실리콘의 계면에 형성되는 탄탈륨 실리사이드층에 의하여 안정된 상태의 티타늄 실리사이드층을 준 안정상태를 거치지 않고 바로 형성할 수 있으므로, 게이트의 선폭이 작은 작은 소자에도 티타늄 실리사이드 공정을 적용할 수 있다.First, since the titanium silicide layer formed at the interface between the titanium silicide layer and the silicon can be formed immediately without undergoing the quasi-stable state, the titanium silicide process can be applied to a small device having a small gate width. Can be.
둘째, 기존의 자기 정렬 실리사이드 형성에 사용했던 장비 및 공정을 거의 그대로 적용할 수 있으므로 개발비용 및 개발시간을 절감시킬 수 있다.Second, since the equipment and process used to form the self-aligned silicide can be almost applied as it is, development cost and development time can be reduced.
셋째, 탄탈륨 실리사이드막의 두께를 조절하여 실리사이드 형성에 필요한 급속 열처리를 보다 낮은 온도에서 실시할 수 있으므로 공정 마진 및 공적 적용 능력에서 보다 뛰어난 특성을 갖는다.Third, since the rapid heat treatment necessary for silicide formation can be performed by controlling the thickness of the tantalum silicide film, it has more excellent characteristics in process margin and public application ability.
넷째, 경우에 따라서는 3차 열처리 공정을 생략할 수 있으므로 공정의 단순화 및 비용 절감의 효과를 얻을 수 있다.Fourth, in some cases, the third heat treatment process can be omitted, thereby simplifying the process and reducing the cost.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000046187A KR100628253B1 (en) | 2000-08-09 | 2000-08-09 | Method for Forming Self-Aligned Silcide of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000046187A KR100628253B1 (en) | 2000-08-09 | 2000-08-09 | Method for Forming Self-Aligned Silcide of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020012923A KR20020012923A (en) | 2002-02-20 |
| KR100628253B1 true KR100628253B1 (en) | 2006-09-27 |
Family
ID=19682504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000046187A KR100628253B1 (en) | 2000-08-09 | 2000-08-09 | Method for Forming Self-Aligned Silcide of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100628253B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044467B1 (en) | 2008-11-18 | 2011-06-27 | 주식회사 동부하이텍 | Titanium silicide forming method of semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101004803B1 (en) * | 2003-07-16 | 2011-01-04 | 매그나칩 반도체 유한회사 | Method of Forming Ohmic Contact in Semiconductor Device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594966A (en) * | 1991-02-26 | 1993-04-16 | Philips Gloeilampenfab:Nv | Manufacture of semiconductor device |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| KR20000001038A (en) * | 1998-06-08 | 2000-01-15 | 윤종용 | Mos transistor having elevated source and drain regions and method thereof |
| KR20000043553A (en) * | 1998-12-29 | 2000-07-15 | 김영환 | Metal wiring of semiconductor device |
| KR20000045854A (en) * | 1998-12-30 | 2000-07-25 | 김영환 | Method of forming silicide layer of semiconductor device |
-
2000
- 2000-08-09 KR KR1020000046187A patent/KR100628253B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594966A (en) * | 1991-02-26 | 1993-04-16 | Philips Gloeilampenfab:Nv | Manufacture of semiconductor device |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| KR20000001038A (en) * | 1998-06-08 | 2000-01-15 | 윤종용 | Mos transistor having elevated source and drain regions and method thereof |
| KR20000043553A (en) * | 1998-12-29 | 2000-07-15 | 김영환 | Metal wiring of semiconductor device |
| KR20000045854A (en) * | 1998-12-30 | 2000-07-25 | 김영환 | Method of forming silicide layer of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044467B1 (en) | 2008-11-18 | 2011-06-27 | 주식회사 동부하이텍 | Titanium silicide forming method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020012923A (en) | 2002-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6153485A (en) | Salicide formation on narrow poly lines by pulling back of spacer | |
| JPH07142726A (en) | Manufacture of field effect transistor | |
| KR20040029119A (en) | Improved high k-dielectrics using nickel silicide | |
| KR100350600B1 (en) | Method of manufacturing a semiconductor device | |
| US6258682B1 (en) | Method of making ultra shallow junction MOSFET | |
| JP3190858B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100628253B1 (en) | Method for Forming Self-Aligned Silcide of Semiconductor Device | |
| JPH05304108A (en) | Semiconductor device and fabrication thereof | |
| JP3866874B2 (en) | Method for forming a silicidation element | |
| KR100313089B1 (en) | Method for manufacturing semiconductor device | |
| KR20040008631A (en) | Method for fabricating semiconductor device | |
| JP2950244B2 (en) | Method for manufacturing semiconductor device | |
| US6194298B1 (en) | Method of fabricating semiconductor device | |
| KR100672739B1 (en) | Method for Forming Gate in Semiconductor Device | |
| KR20030013882A (en) | Method for manufacturing a silicide layer of semiconductor device | |
| KR100705233B1 (en) | Method of manufacturing a semiconductor device | |
| JP3893997B2 (en) | Manufacturing method of semiconductor device | |
| KR100620235B1 (en) | Method for manufacturing Ti-silicide | |
| KR0161877B1 (en) | Method of manufacturing semiconductor device | |
| KR20030043174A (en) | Method of manufacturing a semiconductor device | |
| KR100491419B1 (en) | Method for manufacturing a semiconductor device | |
| KR100913054B1 (en) | Method for manufacturing a semiconductor device | |
| KR101079873B1 (en) | Forming Method of Semiconductor Device | |
| KR101004808B1 (en) | Method for forming silicide of semiconductor device | |
| KR100861220B1 (en) | Method of manufactruing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120823 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130821 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140820 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150818 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160817 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170818 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180820 Year of fee payment: 13 |