KR100549573B1 - Method For Manufacturing Of MOS - Transitor - Google Patents
Method For Manufacturing Of MOS - Transitor Download PDFInfo
- Publication number
- KR100549573B1 KR100549573B1 KR1019990065586A KR19990065586A KR100549573B1 KR 100549573 B1 KR100549573 B1 KR 100549573B1 KR 1019990065586 A KR1019990065586 A KR 1019990065586A KR 19990065586 A KR19990065586 A KR 19990065586A KR 100549573 B1 KR100549573 B1 KR 100549573B1
- Authority
- KR
- South Korea
- Prior art keywords
- ions
- implanted
- region
- kev
- fluorine
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000137 annealing Methods 0.000 claims abstract description 31
- -1 fluorine ions Chemical class 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 23
- 239000011737 fluorine Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000001020 plasma etching Methods 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims description 72
- 229910052796 boron Inorganic materials 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 4
- 239000012298 atmosphere Substances 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 6
- 239000002019 doping agent Substances 0.000 abstract description 6
- 239000011261 inert gas Substances 0.000 abstract description 4
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 3
- 238000009825 accumulation Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- LIQLLTGUOSHGKY-UHFFFAOYSA-N [B].[F] Chemical compound [B].[F] LIQLLTGUOSHGKY-UHFFFAOYSA-N 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
본 발명은, 모스형 트랜지스터의 제조방법에 관한 것으로서, 특히, 반도체기판 상에 게이트를 형성하면서 소오스/드레인이 형성될 부위에 잔류산화막을 잔류시키고, 반응성 이온에칭을 실시하여 반도체기판에 식각손상부위를 형성한 후, 불소이온을 주입하여 비정질 불소층을 형성한 후, LDD영역 및 소오스/드레인영역을 형성하므로 접합형성 깊이를 얕게 만들수 있는 매우 유용하고 효과적인 발명이다. 또한, 종래의 불활성가스로 사용되는 질소와 같은 도펀트(Dophant)의 축적으로 발생하는 접합누설전류를 최소화할 수 있을 뿐만아니라 문턱전압조절 이온주입의 도펀트가 접합쪽으로 손실되는 것을 차단할 수 있으므로 소자의 전기적인 특성을 향상 시킬 수 있는 장점을 지닌다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS transistor, and more particularly, to forming an etched portion on a semiconductor substrate by forming a gate on the semiconductor substrate, leaving a residual oxide film at a portion where a source / drain is to be formed, and performing reactive ion etching. After forming the amorphous fluorine layer by implanting fluorine ions, and then forming the LDD region and the source / drain region is a very useful and effective invention that can make the depth of the junction formation shallow. In addition, it is possible to minimize the junction leakage current generated by the accumulation of dopants such as nitrogen, which is used as a conventional inert gas, and to prevent the dopant of the threshold voltage control ion implantation from being lost toward the junction. It has the advantage of improving the technical characteristics.
보론 불소 이온 급속 열처리 어닐링 비정질 결정질 확산 반응성이온에칭Boron Fluorine Ion Rapid Heat Annealing Amorphous Crystalline Diffusion Reactive Ion Etching
Description
도 1(a) 내지 도 1(c)는 종래의 모스형 트랜지스터를 제조하는 방법을 순차적으로 보인 도면이고,1 (a) to 1 (c) are diagrams sequentially showing a method of manufacturing a conventional MOS transistor.
도 2(a) 내지 도 2(g)는 본 발명에 따른 모스형 트랜지스터의 제조하는 방법을 순차적으로 보인 도면이다.2 (a) to 2 (g) are views sequentially showing a method of manufacturing a MOS transistor according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체기판 15 : 소자분리막10: semiconductor substrate 15: device isolation film
20 : 잔류산화막 25 : 게이트산화막20: residual oxide film 25: gate oxide film
30 : 폴리실리콘층 35 : 식각데미지부위30: polysilicon layer 35: etching damage site
40 : 불소주입영역 45 : LDD영역40: fluorine injection region 45: LDD region
50 : 스페이서막 55 : 소오스/드레인영역50
본 발명은 모스형 트랜지스터의 소오스/드레인영역을 형성 방법에 관한 것으로서, 특히, 반도체기판 상에 게이트를 형성하면서 소오스/드레인이 형성될 부위에 잔류산화막을 잔류시키고, 반응성 이온에칭을 실시하여 반도체기판에 식각손상부위를 형성한 후, 불소이온을 주입하여 비정질 불소층을 형성한 후, LDD영역 및 소오스/드레인영역을 형성하도록 하는 모스형 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 모스페트 전계효과트랜지스터(MOSFET TR)는 전계효과 트랜지스터중에 절연막을 산화막으로 형성시킨 대표적인 절연게이트형 트랜지스터로서, 반도체기판에 도핑이 낮게 되는 영역을 이용하여 반도체소자의 동작전압을 향상시킬 목적으로 LDD영역(Lightly Doped Drain Region)을 형성하게 된다. 그리고, 게이트전극을 형성하고, 게이트전극의 양측면에 스페이서막을 적층한 후 소오스/드레인이온(PMOS의 경우에는 보론이온)을 주입하여 게이트전극에 소오스/드레인영역 (Source/Drain Region)을 형성하게 된다.In general, a MOSFET field transistor is a typical insulated gate transistor in which an insulating film is formed of an oxide film in a field effect transistor, and the purpose is to improve the operating voltage of the semiconductor device by using a region having low doping in the semiconductor substrate. LDD region (Lightly Doped Drain Region) is formed. The gate electrode is formed, and spacer layers are stacked on both sides of the gate electrode, and source / drain ions (boron ions in the case of PMOS) are implanted to form source / drain regions in the gate electrode. .
도 1(a) 내지 도 1(c)는 종래의 모스형 트랜지스터의 소오스/드레인영역을 형성하는 방법을 순차적으로 보인 도면이다.1 (a) to 1 (c) are diagrams sequentially illustrating a method of forming a source / drain region of a conventional MOS transistor.
도 1(a)에 도시된 바와 같이, 반도체기판(1)에 소자분리공정을 통하여 소자분리막(2)을 형성한 후에, 게이트산화막(3), 폴리실리게이트막(4)을 순차적으로 적층하고, 그 위에 감광막을 적층하여 식각을 통하여 불필요한 부분을 제거한 후 게이트전극을 형성하도록 한다.As shown in FIG. 1A, after the
그리고, 도 1(b)에 도시된 바와 같이, 상기 게이트전극 좌,우 양측의 반도체 기판 상에 LDD영역을 형성한 후, 게이트전극에 산화막을 적층하여 블랭킷식각을 통하여 게이트전극의 좌,우측에 스페이서막(5)을 라운딩 형상으로 형성하도록 한다.As shown in FIG. 1 (b), after the LDD regions are formed on the semiconductor substrates at the left and right sides of the gate electrodes, an oxide film is deposited on the gate electrodes and formed on the left and right sides of the gate electrodes through blanket etching. The
그런 후에 도 1(c)에 도시된 바와 같이, 반도체기판(1) 상의 LDD영역에 이온을 주입하여 소오스(Source)/드레인(Drain)영역(6)을 형성하도록 한다. 그리고, 상기 결과물에 대하여 열처리공정을 진행하도록 한다.Thereafter, as illustrated in FIG. 1C, ions are implanted into the LDD region on the
그런데, 종래의 모스형 트랜지스터의 LDD영역 구조의 형성방법에 있어서, 이후 열처리공정시 채널영역의 도펀트가 접합지역으로 확산되어져서 손실되는 것을 방지할 수 없으며, LDD영역의 도펀트 역시 측면으로 확산함에 따라 우수한 전기적인 특성을 얻을 수 없다. 또한, 얕은 LDD구조를 형성하기 위하여 사용되는 질소나 불활성가스 이온주입공정이 사용되고 있으나, 이러한 가스는 후속 열처리를 진행한 후에도 잔류하는 불활성가스 이온의 존재에 의해 비정질과 결정질사이의 층간층 (Interlayer)을 통한 접합 누설전류의 증가로 인한 소자의 전기적 특성 저하를 피할 수는 없었다.However, in the method of forming the LDD region structure of the conventional MOS transistor, it is not possible to prevent the dopant of the channel region from being diffused to the junction region and then lost during the heat treatment process, and the dopant of the LDD region is also diffused to the side. Excellent electrical properties cannot be obtained. In addition, nitrogen or an inert gas ion implantation process used to form a shallow LDD structure is used, but such a gas is interlayer between amorphous and crystalline due to the presence of inert gas ions remaining after subsequent heat treatment. Degradation of the electrical characteristics of the device due to the increase in the junction leakage current through the inevitable was inevitable.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 게이트를 형성하면서 소오스/드레인이 형성될 부위에 잔류산화막을 잔류시키고, 반응성 이온에칭을 실시하여 반도체기판에 식각손상부위를 형성한 후, 불소이온을 주입하여 비정질 불소층을 형성한 후, LDD영역 및 소오스/드레인영역을 형성하는 것이 목적이다.The present invention has been made in view of this point, and while forming a gate on the semiconductor substrate, a residual oxide film is left at a portion where a source / drain is to be formed, and reactive ion etching is performed to form an etching damage region on the semiconductor substrate. The purpose is to form an LDD region and a source / drain region after injecting fluorine ions to form an amorphous fluorine layer.
이러한 목적은 소정의 소자구조를 갖는 반도체기판 상에 게이트산화막과 폴리실리콘층을 적층한 후, 반도체기판에 잔류산화막을 남겨둔 상태에서 식각으로 게이트를 형성하는 단계와; 상기 단계 후에 잔류산화막을 제거하기 위하여 반응성이온에칭을 실시하여 반도체기판에 식각데미지부위를 형성하는 단계와; 상기 식각데미지부위에 불소 이온주입을 실시하여 불소주입영역을 형성하는 단계와; 상기 불소주입영역에 주입된 불소이온을 저온 급속열처리공정으로 어닐링하는 단계와; 상기 불소주입영역에 이온을 주입하여 LDD영역을 형성한 후, 게이트 측벽에 스페이서막을 형성하는 단계와; 상기 LDD영역에 고농도의 이온을 주입하여 소오스/드레인영역을 형성하는 단계와; 상기 결과물에 주입된 이온을 재결정화하기 위하여 어닐링공정을 진행하는 단계를 포함하여 이루어진 모스형 트랜지스터의 제조방법을 제공함으로써 달성된다.The object is to stack a gate oxide film and a polysilicon layer on a semiconductor substrate having a predetermined device structure, and then form a gate by etching while leaving a residual oxide film on the semiconductor substrate; Forming an etch damage region on the semiconductor substrate by performing reactive ion etching to remove the residual oxide film after the step; Forming a fluorine injection region by implanting fluorine ions into the etching damage portion; Annealing the fluorine ions injected into the fluorine injection region by a low temperature rapid heat treatment process; Implanting ions into the fluorine implantation region to form an LDD region, and then forming a spacer layer on the sidewalls of the gate; Implanting a high concentration of ions into the LDD region to form a source / drain region; It is achieved by providing a method of manufacturing a MOS transistor comprising the step of annealing to recrystallize the ions implanted in the result.
그리고, 상기 반응성이온에칭은, Ar/O2 가스의 분위기에서 진행하는 것이 바람직하다.In addition, it is preferable that the reactive ion etching proceeds in an atmosphere of Ar / O 2 gas.
상기 불소이온주입영역에 주입된 불소이온은, 0.5 ∼ 5KeV의 이온주입에너지와, 5×1013 ∼ 5×1015 ions/㎠ 주입량으로 주입되는 것이 바람직하다.The fluorine ions implanted into the fluorine ion implantation region is preferably implanted at an ion implantation energy of 0.5 to 5 KeV and an implantation amount of 5 × 10 13 to 5 × 10 15 ions /
상기 불소이온을 저온 급속열처리하는 공정은. 650 ∼ 750℃의 온도범위에서, 1 ∼ 2 초 동안 진행하고, 바람직하게, 500℃이상의 온도에서는 3초 이내로 진행하도록 한다.The step of rapid rapid heat treatment of the fluorine ion. In the temperature range of 650 ~ 750 ℃, proceed for 1 to 2 seconds, preferably, at a temperature of 500 ℃ or more to proceed within 3 seconds.
상기 LDD영역에 PMOS LDD영역을 형성하기 위하여 보론 이온과 BF2 이온을 주입할 때, 보론이온은 2 ∼ 5 KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되고, BF2 이온은, 5 ∼ 30KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되도록 한다.When boron ions and BF 2 ions are implanted to form a PMOS LDD region in the LDD region, the boron ions have an energy of 2 to 5 KeV and a dose of 1 × 10 13 to 5 × 10 14 ions /
그리고, 상기 LDD영역에 NMOS LDD영역을 형성하기 위하여 As 이온과 P 이온을 주입할 때, 아르세닉(As)이온은 5 ∼ 30 KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되고, P 이온은, 2 ∼ 30KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되도록 한다.In addition, when implanting As ions and P ions to form an NMOS LDD region in the LDD region, Arsenic (As) ions have an energy of 5 to 30 KeV and 1 × 10 13 to 5 × 10 14 ions /
상기 스페이서막은, 600 ∼ 800℃의 온도범위에서, 200 ∼ 600Å의 두께로 적층하는 것이 바람직 하다.It is preferable to laminate | stack the said spacer film in thickness of 200-600 Pa in the temperature range of 600-800 degreeC.
상기 소오스/드레인영역에 PMOS 소오스/드레인영역을 형성하기 위하여 보론 이온과 BF2 이온을 주입할 때, 보론이온은 1 ∼ 15 KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입하고, BF2 이온은, 5 ∼ 30KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입하도록 한다.When implanting boron ions and BF 2 ions to form the PMOS source / drain regions in the source / drain regions, the boron ions of 1 ~ 15 KeV in
상기 소오스/드레인영역에 NMOS 소오스/드레인영역을 형성하기 위하여 As 이 온과 P 이온을 주입할 때, 보론이온은 5 ∼ 30 KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입되고, P 이온은, 2 ∼ 30KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입되는 것이 바람직 하다.When As and P ions are implanted to form an NMOS source / drain region in the source / drain region, boron ions have an energy of 5 to 30 KeV and 1 × 10 15 to 5 × 10 15 ions /
상기 LDD영역 및 소오스/드레인영역에 주입된 이온을 어닐링하는 공정은, 퍼어니스 어닐링공정, RTP어닐링공정 혹은 2-Step 스파이크 어닐링공정으로 실시하도록 한다.The annealing of the ions implanted into the LDD region and the source / drain region may be performed by a furnace annealing process, an RTP annealing process, or a 2-step spike annealing process.
이 때, 퍼어니스 어닐링공정은, 질소분위기에서, 700 ∼ 900℃의 온도범위로 20분 ∼ 120분간 실시하고, RTP열처리공정은, 질소분위기에서, 900 ∼ 1100℃의 온도범위로 10초 ∼ 60분간 실시하며, 2-Step 스파이크 어닐링공정은, 600 ∼ 700℃의 온도범위에서, 20분 ∼ 120분 간 퍼어니스 어닐링공정을 1 단계로 실시한 후, 900 ∼ 1200℃의 온도범위로 0 ∼5초 간 RTP어닐링공정을 2 단계로 실시하는 것이 바람직 하다.At this time, the furnace annealing step is carried out in a nitrogen atmosphere at a temperature range of 700 to 900 ° C. for 20 minutes to 120 minutes, and the RTP heat treatment step is carried out at a temperature range of 900 to 1100 ° C. for 10 seconds to 60 minutes in a nitrogen atmosphere. The 2-Step spike annealing process is performed for 1 minute, and the furnace annealing process is performed in one step for 20 minutes to 120 minutes in a temperature range of 600 to 700 ° C, and then 0 to 5 seconds in a temperature range of 900 to 1200 ° C. It is preferable to perform the liver RTP annealing process in two steps.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2(a)에 도시된 바와 같이, 소자분리막공정으로 소자분리막(15)을 갖는 반도체기판(10) 상에 게이트산화막(25)과 폴리실리콘층(30)을 적층한 후, 반도체기판(10)에 잔류산화막 (20)을 남겨둔 상태에서 식각으로 게이트를 형성하도록 한다.As shown in FIG. 2A, after the
도 2(b)에 도시된 바와같이, 상기 단계 후에 잔류산화막(20)을 제거하기 위하여 반응성이온에칭(RIE; Reactive Ion Etching)을 실시하여 반도체기판에 식각데 미지부위(35)를 형성하도록 한다.As shown in FIG. 2 (b), after the step, reactive ion etching (RIE) is performed to remove the
상기 반응성이온에칭은, 반도체 실리콘기판 만을 손상시키기 위하여 Ar/O2 가스의 분위기에서 진행하는 것이 바람직 하다.In order to damage only the semiconductor silicon substrate, the reactive ion etching is preferably performed in an atmosphere of Ar / O 2 gas.
도 2(c)에 도시된 바와 같이, 상기 식각데미지부위(35)에 불소 이온주입을 실시하여 불소주입영역(40)을 형성하도록 한다.As shown in FIG. 2 (c), fluorine ion implantation is performed to the
상기 불소이온주입영역(40)에 주입된 불소이온은, 0.5 ∼ 5KeV의 이온주입에너지와, 5×1013 ∼ 5×1015 ions/㎠ 주입량으로 주입하도록 한다. The fluorine ions implanted into the fluorine
도 2(d)에 도시된 바와 같이, 상기 불소주입영역(40)에 주입된 불소이온을 저온 급속열처리공정으로 어닐링하도록 한다.As shown in FIG. 2 (d), the fluorine ions injected into the
상기 불소이온을 저온 급속열처리하는 공정은. 650 ∼ 750℃의 온도범위에서, 1 ∼ 2 초 동안 진행하고, 바람직하게, 500℃이상의 온도에서는 3초 이내로 진행하도록 한다.The step of rapid rapid heat treatment of the fluorine ion. In the temperature range of 650 ~ 750 ℃, proceed for 1 to 2 seconds, preferably, at a temperature of 500 ℃ or more to proceed within 3 seconds.
도 2(e)에 도시된 바와 같이, 상기 불소주입영역(40)에 이온을 주입하여 LDD영역(45)을 형성하도록 한다.As shown in FIG. 2E, the
상기 LDD영역(45)에 보론 이온과 BF2 이온을 주입할 때, 보론이온은 2 ∼ 5 KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되고, BF2 이온은, 5 ∼ 30KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입하도록 한다.When boron ions and BF 2 ions are implanted into the
그리고, 상기 LDD영역(45)에 As 이온과 P 이온을 주입할 때, As이온은 5 ∼ 30 KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되고, P 이온은, 2 ∼ 30KeV의 에너지와, 1×1013 ∼ 5×1014 ions/㎠ 의 도오즈량으로 주입되도록 한다.When As and P ions are implanted into the
도 2(f)에 도시된 바와 같이, 상기 게이트 측벽에 산화막을 증착하여 블랭킷식각으로 스페이서막(50)을 형성하도록 한다.As shown in FIG. 2 (f), an oxide film is deposited on the sidewalls of the gate to form a
상기 스페이서막(50)은, 600 ∼ 800℃의 온도범위에서, 200 ∼ 600Å의 두께로 적층하는 것이 바람직 하다.The
도 2(g)에 도시된 바와 같이, 상기 LDD영역(45)에 고농도의 이온을 주입하여 소오스/드레인영역(55)을 형성하도록 한다.As shown in FIG. 2 (g), a high concentration of ions are implanted into the
상기 소오스/드레인영역(55)에 보론 이온과 BF2 이온을 주입할 때, 보론이온은 1 ∼ 15 KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입되고, BF2 이온은, 5 ∼ 30KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입하도록 한다.When boron ions and BF 2 ions are implanted into the source /
그리고, 상기 소오스/드레인영역(55)에 As 이온과 P 이온을 주입할 때, 보론이온은 5 ∼ 30 KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으로 주입되고, P 이온은, 2 ∼ 30KeV의 에너지와, 1×1015 ∼ 5×1015 ions/㎠ 의 도오즈량으 로 주입하도록 한다.When the As and P ions are implanted into the source /
그리고, 상기 결과물에 주입된 이온을 재결정화하기 위하여 상기 LDD영역(45) 및 소오스/드레인영역(55)에 주입된 이온을 어닐링하는 공정을 진행하도록 하고, 이 어닐링공정은, 퍼어니스 어닐링(Furnace Annealing)공정, RTP(Rapid Thermal Process) 어닐링공정 혹은 2-Step 스파이크(Spike) 어닐링공정으로 실시하도록 하도록 한다.In order to recrystallize the ions implanted into the resultant product, annealing of the ions implanted into the
상기 퍼어니스 어닐링공정은, 질소분위기에서, 700 ∼ 900℃의 온도범위로 20분 ∼ 120분간 실시하도록 한다.The furnace annealing step is carried out in a nitrogen atmosphere for 20 to 120 minutes in a temperature range of 700 to 900 ℃.
그리고, 상기 RTP열처리공정은, 질소분위기에서, 900 ∼ 1100℃의 온도범위로 10초 ∼ 60분간 실시하도록 한다.The RTP heat treatment step is performed in a nitrogen atmosphere for 10 seconds to 60 minutes in a temperature range of 900 to 1100 ° C.
상기 2-Step 스파이크 어닐링공정은, 600 ∼ 700℃의 온도범위에서, 20분 ∼ 120분 간 퍼어니스 어닐링공정을 1 단계로 실시한 후, 900 ∼ 1200℃의 온도범위로 0 ∼5초 간 RTP어닐링공정을 2 단계로 실시하도록 한다.In the 2-Step spike annealing process, the furnace annealing process is performed in one step in a temperature range of 600 to 700 ° C. for 20 minutes to 120 minutes, followed by RTP annealing for 0 to 5 seconds in a temperature range of 900 to 1200 ° C. The process is carried out in two steps.
상기한 바와 같이, 본 발명에 따른 모스형 트랜지스터의 제조방법을 이용하게 되면, 반도체기판 상에 게이트를 형성하면서 소오스/드레인이 형성될 부위에 잔류산화막을 잔류시키고, 반응성 이온에칭을 실시하여 반도체기판에 식각손상부위를 형성한 후, 불소이온을 주입하여 비정질 불소층을 형성한 후, LDD영역 및 소오스/드레인영역을 형성하므로 접합형성 깊이를 얕게 만들수 있는 매우 유용하고 효과적 인 발명이다.As described above, when the method of manufacturing the MOS transistor according to the present invention is used, a residual oxide film is left at a portion where a source / drain is to be formed while forming a gate on the semiconductor substrate, and reactive ion etching is performed to perform the semiconductor substrate. After forming the etched damaged portion in the fluoride ion implantation to form an amorphous fluorine layer, and then to form the LDD region and the source / drain region, it is a very useful and effective invention that can make the depth of junction formation shallow.
또한, 종래의 불활성가스로 사용되는 질소와 같은 도펀트(Dophant)의 축적으로 발생하는 접합누설전류를 최소화할 수 있을 뿐만아니라 문턱전압조절 이온주입의 도펀트가 접합쪽으로 손실되는 것을 차단할 수 있으므로 소자의 전기적인 특성을 향상 시킬 수 있는 장점을 지닌다.
In addition, it is possible to minimize the junction leakage current generated by the accumulation of dopants such as nitrogen, which is used as a conventional inert gas, and to prevent the dopant of the threshold voltage control ion implantation from being lost toward the junction. It has the advantage of improving the technical characteristics.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065586A KR100549573B1 (en) | 1999-12-30 | 1999-12-30 | Method For Manufacturing Of MOS - Transitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065586A KR100549573B1 (en) | 1999-12-30 | 1999-12-30 | Method For Manufacturing Of MOS - Transitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065666A KR20010065666A (en) | 2001-07-11 |
| KR100549573B1 true KR100549573B1 (en) | 2006-02-08 |
Family
ID=19632774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065586A KR100549573B1 (en) | 1999-12-30 | 1999-12-30 | Method For Manufacturing Of MOS - Transitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100549573B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674715B1 (en) * | 2002-12-05 | 2007-01-25 | 주식회사 하이닉스반도체 | Method of manufacturing a transistor in a semiconductor device |
| KR100937655B1 (en) * | 2007-10-10 | 2010-01-19 | 주식회사 동부하이텍 | Method for Manufacturing Semiconductor Device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226500A (en) * | 1993-11-01 | 1995-08-22 | Lg Semicon Co Ltd | Preparation of mos transistor |
| JPH07283400A (en) * | 1994-04-08 | 1995-10-27 | Nippon Steel Corp | Semiconductor device and its manufacture |
| KR19990009972A (en) * | 1997-07-14 | 1999-02-05 | 윤종용 | Gate parasitic capacitance-reduction type semiconductor device and manufacturing method thereof |
| KR19990011412A (en) * | 1997-07-23 | 1999-02-18 | 문정환 | Manufacturing method of semiconductor device |
| KR19990036745A (en) * | 1997-10-01 | 1999-05-25 | 니시무로 타이죠 | Semiconductor device and method for manufacturing same |
-
1999
- 1999-12-30 KR KR1019990065586A patent/KR100549573B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226500A (en) * | 1993-11-01 | 1995-08-22 | Lg Semicon Co Ltd | Preparation of mos transistor |
| JPH07283400A (en) * | 1994-04-08 | 1995-10-27 | Nippon Steel Corp | Semiconductor device and its manufacture |
| KR19990009972A (en) * | 1997-07-14 | 1999-02-05 | 윤종용 | Gate parasitic capacitance-reduction type semiconductor device and manufacturing method thereof |
| KR19990011412A (en) * | 1997-07-23 | 1999-02-18 | 문정환 | Manufacturing method of semiconductor device |
| KR19990036745A (en) * | 1997-10-01 | 1999-05-25 | 니시무로 타이죠 | Semiconductor device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065666A (en) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100464935B1 (en) | Method of fabricating semiconductor device with ultra-shallow super-steep-retrograde epi-channel by Boron-fluoride compound doping | |
| KR100285995B1 (en) | Manufacturing method of MIS transistor | |
| KR100549573B1 (en) | Method For Manufacturing Of MOS - Transitor | |
| US6432780B2 (en) | Method for suppressing boron penetrating gate dielectric layer by pulsed nitrogen plasma doping | |
| CN101150071A (en) | Method of manufacturing semiconductor device | |
| KR100475538B1 (en) | Method of manufacturing a semiconductor device | |
| KR100607818B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR20010065336A (en) | Method For Forming The Source-Drain Of MOS - Transitor | |
| KR20010058484A (en) | Method For Manufacturing Of MOS - Transitor | |
| KR20090011493A (en) | Method for manufacturing semiconductor device | |
| KR100531120B1 (en) | Fabricating method of semiconductor device | |
| KR101002045B1 (en) | A method for forming a transistor of a semiconductor device | |
| KR100588787B1 (en) | Fabricating method of semiconductor device | |
| KR100588784B1 (en) | Fabricating method of semiconductor device | |
| KR100531105B1 (en) | Fabricating method of semiconductor device | |
| KR100661215B1 (en) | Fabricating method of semiconductor device | |
| KR100855281B1 (en) | Method for fabricating semiconductor device | |
| KR100463955B1 (en) | Transistor in a semiconductor device and a method of manufacturing the same | |
| KR101128699B1 (en) | Method for manufacturing a semiconductor device | |
| KR20000044883A (en) | Method for forming ldd structure of semiconductor device | |
| KR20020052682A (en) | Method of manufacturing a transistor in a semiconductro device | |
| KR20010003692A (en) | Method of fabricating semiconductor device | |
| KR100313090B1 (en) | Method for forming source/drain junction of semiconductor device | |
| KR20020045258A (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR100357173B1 (en) | Method for manufacturing thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |