KR20000061772A - method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 모오스 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a MOS transistor.
상보형 모오스 트랜지스터에 있어서, 피형의 모오스 트랜지스터는 엔형의 웰 내에 형성되어지며 피형의 게이트, 소오스 및 드레인 영역을 구비한다. 이러한 피형 모오스 트랜지스터의 게이트에는 전기적 특성을 향상시키기 위해서 통상적으로 3가의 피형 불순물 이온들, 예컨대 B 또는 BF2이온을 주입하게 된다. 이러한 피형 불순물 이온들은 소오스 및 드레인 영역을 형성하는 과정에서 게이트 전극으로 주입되는데, 이처럼 주입된 피형 불순물들은 후속의 어닐링 공정시에 높은 확산 계수로 인하여 약 50Å이하의 얇은 게이트 산화막을 뚫고 하부 채널 영역으로 확산된다. 이처럼 채널 영역으로 피형 불순물들이 확산하게 되면, 상기 게이트 산화막과 접한 게이트 전극의 피형 불순물 농도가 낮아지게 되어 피형 모오스 트랜지스터의 문턱전압이 변화(낮아짐)되어 전체 피형 모오스 트랜지스터의 동작특성이 저하되는 문제점이 있다.In a complementary MOS transistor, a shaped MOS transistor is formed in a well of an N type and has a shaped gate, source and drain region. In order to improve the electrical characteristics, the gate of the type MOS transistor is usually implanted with trivalent type impurity ions, such as B or BF 2 ions. The implanted impurity ions are implanted into the gate electrode in the process of forming the source and drain regions, and the implanted impurity ions penetrate through the thin gate oxide layer of about 50 kV or less due to the high diffusion coefficient in the subsequent annealing process and go to the lower channel region. Spreads. As such, when the impurity is diffused into the channel region, the concentration of the impurity of the gate electrode in contact with the gate oxide is lowered so that the threshold voltage of the sourced MOS transistor is changed (lower), thereby degrading the operating characteristics of the entire typed MOSFET. have.
따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소하기 위한 반도체 장치의 제조 방법을 제공함에 있다.It is therefore an object of the present invention to provide a method of manufacturing a semiconductor device for solving the above-mentioned conventional problems.
본 발명의 다른 목적은, 문턱전압이 변화되지 않는 반도체 장치의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device in which the threshold voltage does not change.
본 발명의 또 다른 목적은, 동작특성을 저하시키지 않는 반도체 장치의 제조 방법을 제공함에 있다.It is still another object of the present invention to provide a method for manufacturing a semiconductor device that does not reduce operating characteristics.
상기의 목적들을 달성하기 위해서 본 발명은, 산화막 상에 게이트 전극이 형성된 반도체 장치의 제조 방법에 있어서; 게이트 전극으로 패터닝되어질 물질막을 형성한 뒤, 문턱전압의 변화를 최소화하기 위해서 상기 물질막을 패터닝하기 전에 확산계수가 낮은 불순물 이온을 주입하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above objects, the present invention provides a method of manufacturing a semiconductor device, wherein a gate electrode is formed on an oxide film; And forming impurity ions having a low diffusion coefficient before forming the material film to be patterned by a gate electrode and before patterning the material film to minimize a change in threshold voltage. .
여기서, 상기 확산계수가 낮은 불순물 이온은 인듐이온임을 특징으로 한다.Here, the impurity ion having a low diffusion coefficient is characterized in that the indium ion.
그리고, 상기 물질막은 다결정 실리콘막임을 특징으로 한다.The material film is a polycrystalline silicon film.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 모오스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a MOS transistor according to a first embodiment of the present invention.
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 모오스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a MOS transistor according to a second embodiment of the present invention.
도 3은 종래 방법에 따라 제조된 피형 모오스 트랜지스터와 본 발명에 따라 제조된 피형 모오스 트랜지스터의 게이트 전극 깊이에 따른 불순물 농도를 비교하여 나타낸 그래프이다.3 is a graph illustrating a comparison of impurity concentrations according to the gate electrode depths of the morph transistors manufactured according to the conventional method and the MOS transistors manufactured according to the present invention.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다. 발명의 도면들 중 동일한 기능 또는 동일 재질의 막들은 비록 다른 도면에 나타나 있다 하더라도 이해의 편의를 제공하기 위해 가능한한 어느 곳에서든지 동일한 부호들로 나타내었다. 또한, 통상적인 제조공정의 분위기 및 특성들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings of the invention, the same function or films of the same material, although shown in different drawings are represented by the same reference numerals wherever possible to provide a convenience of understanding. In addition, the atmosphere and characteristics of conventional manufacturing processes are not described in detail in order not to obscure the subject matter of the present invention.
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 모오스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a MOS transistor according to a first embodiment of the present invention.
먼저, 도 1a를 참조하면, 피형의 반도체 기판(도시되지 않음) 내에 형성된 엔형의 웰(100)에 예컨대, 트렌치 소자분리막(102)을 형성한다. 그리고 나서, 상기 트렌치 소자분리막(102)이 형성되어 있는 웰(100)에 산화공정을 실시하여 약 50Å두께의 게이트 산화막(104)을 성장시킨다.First, referring to FIG. 1A, for example, a trench isolation layer 102 is formed in an N type well 100 formed in a semiconductor substrate (not shown). Thereafter, an oxidation process is performed on the well 100 in which the trench device isolation layer 102 is formed to grow a gate oxide film 104 having a thickness of about 50 kV.
도 1b를 참조하면, 상기 게이트 산화막(104)이 형성되어 있는 상기 결과물의 상부에 제1다결정 실리콘막(106)을 형성한다. 그리고 나서, 상기 제1다결정 실리콘막(106)이 형성되어 있는 상기 웰(100)에 3B족 원소중 인듐(Indium)을 전체적으로 이온주입(108)한다. 이때, 상기 제1다결정 실리콘막(106)은 인듐 이온들이 침투되기 용이하도록 약 1000Å로 다소 얇게 형성하는 것이 바람직하다.Referring to FIG. 1B, a first polycrystalline silicon film 106 is formed on the resultant in which the gate oxide film 104 is formed. Thereafter, indium (Indium) in the Group 3B element is entirely implanted into the well 100 in which the first polycrystalline silicon film 106 is formed. In this case, it is preferable that the first polycrystalline silicon film 106 be formed somewhat thinner at about 1000 GPa so that indium ions can easily penetrate.
그 결과, 상기 제1다결정 실리콘막(106)에는 인듐 이온들이 주입되는데, 상기 인듐은 확산계수가 낮은 원소이므로 이온주입된 후에 종래에서와 같이 게이트 산화막을 뚫고 하부 채널 영역으로 확산되지 아니하고 제1다결정 실리콘막(106) 내에 존재한다. 이처럼 본 발명에서는 게이트 전극으로서 패터닝되어질 상기 제1다결정 실리콘막(106)에 미리 인듐이온을 주입하여 불순물 농도를 높임으로써, 문턱전압의 변화를 최소화하게 된다.As a result, indium ions are implanted into the first polycrystalline silicon film 106. Since the indium is an element having a low diffusion coefficient, after the ion implantation, the first polycrystalline silicon does not diffuse through the gate oxide film and diffuse into the lower channel region as in the prior art. It is present in the silicon film 106. As described above, in the present invention, indium ions are injected into the first polycrystalline silicon film 106 to be patterned as the gate electrode to increase the impurity concentration, thereby minimizing the change of the threshold voltage.
도 1c를 참조하면, 상기 이온주입(108) 공정을 완료한 후, 다소 얇게 형성된 상기 제1다결정 실리콘막(106)을 보상하기 위해 약 2000Å로 제2다결정 실리콘막(110)을 형성한다.Referring to FIG. 1C, after completing the ion implantation 108, a second polycrystalline silicon film 110 is formed at about 2000 microseconds to compensate for the rather thin first polycrystalline silicon film 106.
도 1d를 참조하면, 상기 제2다결정 실리콘막(110) 및 제1다결정 실리콘막(106)을 패터닝하여 게이트 전극(106a, 110a)을 형성한다. 그리고 나서, 상기 게이트 전극(106a, 110a)을 이온주입 마스크로 이용하여 B 또는 BF2이온을 저농도(p-)로 주입함으로써, 자기정렬된 소오스 및 드레인 영역(112)을 형성한다. 이때, 상기 B 또는 BF2이온을 주입하는 과정에서 상기 제2다결정 실리콘막(110) 및 제1다결정 실리콘막(106)으로도 B 또는 BF2이온이 주입된다.Referring to FIG. 1D, the second polycrystalline silicon film 110 and the first polycrystalline silicon film 106 are patterned to form gate electrodes 106a and 110a. Thereafter, B or BF 2 ions are implanted at low concentration (p−) using the gate electrodes 106a and 110a as ion implantation masks to form self-aligned source and drain regions 112. In this case, B or BF 2 ions are also implanted into the second polycrystalline silicon film 110 and the first polycrystalline silicon film 106 in the process of implanting the B or BF 2 ions.
도 1e를 참조하면, 상기 저농도(p-)의 소오스 및 드레인 영역(112)을 형성한 뒤, 상기 게이트 전극(106a, 110a)의 측벽에 측벽절연막(114)을 형성한다. 이어서, 상기 측벽절연막(114)이 형성된 게이트 전극(106a, 110a)을 이온주입 마스크로서 이용하여 B 또는 BF2이온을 고농도(p+)로 주입한 뒤, 이온이 주입된 웰(100)의 응력을 강화시키기 위하여 어닐링 공정을 실시하다. 그 결과, 도 1e에 도시된 바와 같이, 상기 측벽절연막(114) 하부를 제외한 전체 저농도(p-)의 소오스 및 드레인 영역(112)에 자기정렬된 고농도(p+)의 소오스 및 드레인 영역(116)이 형성된다. 상기 고농도(p+)의 B 또는 BF2이온을 주입하는 과정에서도 상기 도 1d에서와 마찬가지로 상기 제2다결정 실리콘막(110) 및 제1다결정 실리콘막(106)으로 B 또는 BF2이온이 주입되며, 상기이러한 어닐링 공정시, 상기 게이트 전극(106a, 110a)내에 주입되어 있던 B 또는 BF2이온들이 얇은 게이트 산화막을 뚫고 웰(100) 내부로 확산되어 게이트 전극(106a, 110a)내의 B 또는 BF2이온의 농도는 낮아진다. 그러나, 본 발명에서는 상기 제1다결정 실리콘막(106)에 주입시킨 확산계수가 작은 인듐이온으로 인하여 게이트 전극(106a, 110a)내의 전체 불순물 이온의 농도는 크게 낮아지지 않으므로, 피형 모오스 트랜지스터의 문턱전압은 변화되지 않는다.Referring to FIG. 1E, after the low concentration (p−) source and drain regions 112 are formed, sidewall insulating layers 114 are formed on sidewalls of the gate electrodes 106a and 110a. Subsequently, B or BF 2 ions are implanted at a high concentration (p +) using the gate electrodes 106a and 110a on which the sidewall insulating layer 114 is formed as an ion implantation mask, and then the stress of the well 100 implanted with ions is applied. The annealing process is performed to strengthen. As a result, as shown in FIG. 1E, the high concentration (p +) source and drain regions 116 self-aligned to the entire low concentration (p−) source and drain regions 112 except for the lower sidewall insulating layer 114. Is formed. The high concentration (p +) of B or BF 2 ions, and the second polycrystalline silicon film 110 and first polysilicon film (106) B or BF 2 ions, as in the Fig. 1d injected in the process of injecting, wherein this annealing process when the gate electrode (106a, 110a) is injected into that B or BF 2 ions through the thin gate oxide film-well 100 is diffused into the gate electrode (106a, 110a) in the B or BF 2 ions The concentration of is lowered. However, in the present invention, the concentration of all impurity ions in the gate electrodes 106a and 110a is not significantly lowered due to the indium ions implanted into the first polycrystalline silicon film 106, so that the threshold voltage of the shaped MOS transistor is reduced. Does not change.
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 모오스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a MOS transistor according to a second embodiment of the present invention.
먼저, 도 2a를 참조하면, 상기 제1실시예에서와 동일한 공정으로 게이트 산화막(104)까지 형성한다. 그리고 나서, 제1실시예에서와는 달리 상기 게이트 산화막(104) 상부에 약 3000Å두께로 다결정 실리콘막(107)을 형성한 뒤, 3B족 원소중 인듐(Indium)을 전체적으로 이온주입(109)한다.First, referring to FIG. 2A, the gate oxide film 104 is formed in the same process as in the first embodiment. Then, unlike in the first embodiment, a polycrystalline silicon film 107 is formed on the gate oxide film 104 with a thickness of about 3000 microseconds, and then ion implantation 109 is entirely implanted with indium in the Group 3B element.
도 2b를 참조하면, 상기 다결정 실리콘막(107)을 패터닝하여 게이트 전극(107a)을 형성한다. 이어서, 상기 게이트 전극(107a)을 이온주입 마스크로 이용하여 B 또는 BF2이온을 저농도(p-)로 주입함으로써, 자기정렬된 소오스 및 드레인 영역(112)을 형성한다.Referring to FIG. 2B, the polycrystalline silicon film 107 is patterned to form a gate electrode 107a. Subsequently, B or BF 2 ions are implanted at a low concentration (p−) using the gate electrode 107a as an ion implantation mask to form a self-aligned source and drain region 112.
도 2c를 참조하면, 상기 게이트 전극(107a)의 측벽에 측벽절연막(114)을 형성한 뒤, 이를 이온주입 마스크로서 이용하여 B 또는 BF2이온을 고농도(p+)로 주입한다. 이어서, 상기 이온이 주입된 웰(100)의 응력을 강화시키기 위하여 어닐링 공정을 실시하여, 저농도의 소오스 및 드레인 영역(112)에 인접하여 고농도(p+)의 소오스 및 드레인 영역(116)이 형성되어 있는 피형 모오스 트랜지스터를 완성한다.Referring to FIG. 2C, after forming the sidewall insulating layer 114 on the sidewall of the gate electrode 107a, B or BF 2 ions are implanted at a high concentration (p +) using the ion implantation mask. Subsequently, an annealing process is performed to reinforce the stress in the well 100 into which the ions are implanted, and a high concentration (p +) source and drain region 116 is formed adjacent to the low concentration source and drain region 112. Complete the Morph transistor that is present.
상기한 제2실시예에서도 제1실시예에서와 마찬가지로 저농도의 소오스 및 드레인 영역(112)과 고농도의 소오스 및 드레인 영역(116)을 형성하기 위한 이온주입 공정시에 게이트 전극(107a)으로도 B 또는 BF2이온이 주입되며, 어닐링 공정시에는 얇은 게이트 산화막을 뚫고 웰(100) 내부로 확산된다. 그러나, 상기 제1실시예에서와 같이, 다결정 실리콘막(107)에 미리 주입된 인듐이온으로 인하여 게이트 전극(107a)의 전체 불순물 이온의 농도는 크게 낮아지지 않으며, 그 결과 모오스 트랜지스터의 문턱전압이 변화되지 않는 효과가 있다. 또한, 상기한 제2실시예에서는 게이트 전극(107a)을 형성하기 위한 다결정 실리콘막을 한번에 형성하므로 제1실시예에 비해 제조 공정을 단순화시킬 수 있는 장점이 있다.In the second embodiment described above, as in the first embodiment, the gate electrode 107a is also used as the gate electrode 107a during the ion implantation process for forming the low concentration source and drain regions 112 and the high concentration source and drain regions 116. Alternatively, BF 2 ions are implanted and diffused into the well 100 through the thin gate oxide layer during the annealing process. However, as in the first embodiment, the concentration of the total impurity ions of the gate electrode 107a is not significantly lowered due to the indium ions previously injected into the polycrystalline silicon film 107, and as a result, the threshold voltage of the MOS transistor is increased. There is an effect that does not change. Further, in the second embodiment, since the polycrystalline silicon film for forming the gate electrode 107a is formed at one time, there is an advantage that the manufacturing process can be simplified as compared with the first embodiment.
도 3은 종래 방법에 따라 제조된 피형 모오스 트랜지스터와 본 발명의 실시예에 따라 제조된 피형 모오스 트랜지스터의 게이트 전극 깊이에 따른 불순물 농도를 비교하여 나타낸 그래프이다.3 is a graph illustrating a comparison of impurity concentrations according to gate electrode depths of a type MOS transistor manufactured according to a conventional method and a type MOS transistor manufactured according to an embodiment of the present invention.
그래프를 참조하면, 라인 L1은 종래 방법에 따라 제조된 피형 모오스 트랜지스터의 게이트 전극내 불순물 농도를 나타내며, 라인 L2는 본 발명의 실시예에 따라 제조된 피형 모오스 트랜지스터의 게이트 전극내 불순물 농도분포를 나타낸다. 종래 방법에 따라 제조된 피형 모오스 트랜지스터와 본 발명의 실시예에 따라 제조된 피형 모오스 트랜지스터의 게이트 전극내의 불순물 농도를 서로 비교하여 보면, 도시된 바와 같이, 게이트 전극 상부에 분포되어 있는 불순물 농도는 거의 비슷하나 중부에서 하부로 갈수록 본 발명의 실시예에 따라 제조된 피형 모오스 트랜지스터의 게이트 전극내 분포되어 있는 불순물 농도가 종래에 비해 월등히 높음을 알 수 있다.Referring to the graph, the line L1 represents the impurity concentration in the gate electrode of the MOS transistor manufactured according to the conventional method, and the line L2 represents the impurity concentration distribution in the gate electrode of the MOS transistor manufactured according to the embodiment of the present invention. . When the impurity concentrations in the gate electrode of the morph transistors manufactured according to the conventional method and the morph transistors manufactured according to the embodiment of the present invention are compared with each other, as shown in FIG. Similarly, it can be seen that the impurity concentration distributed in the gate electrode of the MOS transistor manufactured according to the embodiment of the present invention from the middle to the lower portion is much higher than in the related art.
이와 같이, 게이트 전극 하부의 불순물 농도가 높을 경우 모오스 트랜지스터의 턴-온시 문턱전압의 변화가 최소화되며, 그 결과 전체적인 모오스 트랜지스터의 동작특성이 향상되는 장점이 있다.As such, when the impurity concentration under the gate electrode is high, the change of the threshold voltage at the turn-on of the MOS transistor is minimized, and as a result, the overall operating characteristics of the MOS transistor are improved.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 당 분야의 숙련자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the preferred embodiment of the present invention as described above, those skilled in the art will understand that various modifications and changes can be made without departing from the spirit and scope of the present invention described in the claims below. Could be.
상술한 바와 같이 본 발명에서는, 게이트 전극으로서 패터닝되어질 다결정 실리콘막에 미리 확산계수가 낮은 인듐이온을 주입하여 게이트 전극의 불순물 농도를 높게 유지시킴으로써, 모오스 트랜지스터의 문턱전압 변화를 최소화한다.As described above, in the present invention, indium ions having a low diffusion coefficient are injected into the polycrystalline silicon film to be patterned as the gate electrode in advance to maintain the impurity concentration of the gate electrode, thereby minimizing the change in the threshold voltage of the MOS transistor.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990011067A KR20000061772A (en) | 1999-03-30 | 1999-03-30 | method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990011067A KR20000061772A (en) | 1999-03-30 | 1999-03-30 | method of manufacturing semiconductor device |
Publications (1)
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|---|---|
| KR20000061772A true KR20000061772A (en) | 2000-10-25 |
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ID=19578258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496551B1 (en) * | 2002-11-20 | 2005-06-22 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| CN114038739A (en) * | 2021-10-27 | 2022-02-11 | 上海华力集成电路制造有限公司 | Etching method of polycrystalline silicon |
-
1999
- 1999-03-30 KR KR1019990011067A patent/KR20000061772A/en not_active Application Discontinuation
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| KR100496551B1 (en) * | 2002-11-20 | 2005-06-22 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
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