KR940004415B1 - Making method and structure of mosfet - Google Patents
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Abstract
Description
제1도는 종래의 NUDC MOS FET 구조도.1 is a structure diagram of a conventional NUDC MOS FET.
제2도는 본 발명에 따른 MOS FET 제조공정 단면도.2 is a cross-sectional view of a MOS FET manufacturing process according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체기판 12 : 질화막11 semiconductor substrate 12 nitride film
13 : 제1다결정실리콘 14 : 산화막13: first polysilicon 14: oxide film
15 : 게이트산화막 16 : 제2다결정실리콘15 gate oxide film 16: second polycrystalline silicon
본 발명은 MOS FET 제조방법 및 구조에 관한 것으로서, 특히 게이트에 의한 드레인 누설전류(Gate Induced Drain leakage)를 방지하고, 숏 체널효과(short channal effect)를 줄이도록한 MOS FET 제조방법 및 그 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and a structure of a MOS FET, and more particularly, to a method and a structure of a MOS FET which prevents gate induced drain leakage and reduces a short channal effect. It is about.
제1도에는 종래의 NUDC(Nonuniformly Doped Channel) MOS FET 구조가 도시되어 있으며, 이러한 방식의 MOS FET는 문턱전압(Vth)의 하강 및 이 농도를 개선하기 위한 것으로 그 제조방법을 보면, 먼저 통상의 방법으로 P형 반도체기판(1) 위에 P웰영역(2)을 형성하고 게이트산화막(3)을 성장시킨 다음 계속해서 상기 게이트산화막(3) 위에 게이트 다결정실리콘(4)을 형성하기 위해 게이트영역을 정의한 후 NUDC층(5)을 형성하기 위해 보론과 같은 P형 이온을 비스듬한 각도로 회전시키면서 주입한다.FIG. 1 illustrates a conventional nonuniformly doped channel (NUDC) MOS FET structure. The MOS FET of this type is for reducing the drop in threshold voltage (Vth) and improving its concentration. The P well region 2 is formed on the P-type semiconductor substrate 1, the gate oxide film 3 is grown, and the gate region is subsequently formed to form the gate polysilicon 4 on the gate oxide film 3; After definition, P-type ions such as boron are rotated at an oblique angle to form the NUDC layer 5.
이어서 열공정에 의해 P형 접합을 확산시킨 다음에 통상의 방법으로 소스 및 드레인 영역을 형성시킴으로서 완성된 NUDC MOS FET의 단면도가 제1도에 도시되어 있다.A cross-sectional view of a completed NUDC MOS FET is then shown in FIG. 1 by diffusing the P-type junction by thermal processing and then forming source and drain regions in a conventional manner.
즉 제1도에 도시된 영역 I 및 III은 게이트 양쪽면에서 확산되는 보론에 의해 높은 농도의 채널영역이며, 영역 II는 상대적으로 낮은 농도의 채널 영역으로서, 이처럼 채널영역의 불순물 농도를 불균일하여 채널의 불순물 농도가 동일한 MOS FET에 비해서 영역 II에서 이동도를 높이고 문턱전압은 낮출수 있었다.In other words, the regions I and III shown in FIG. 1 are channel regions of high concentration due to boron diffused from both sides of the gate, and region II is a channel region of relatively low concentration. Compared to the MOS FET having the same impurity concentration, the mobility in the region II can be increased and the threshold voltage can be lowered.
그러나 이러한 종래 기술에서는 채널의 양쪽 끝 부분의 농도를 조절하기 위해서 이온 주입된 보론이 소스 및 드레인이 형성된 지역을 통하여 옆으로 확산되므로서 소스 및 드레인의 접합 개패시턴스 값이 커지게 되며, 채널이 아주 작아졌을때는 이용하기가 어렵게되어 채널의 농도 조절이 용이하지 못한 문제점이 발생되는 것이다.However, in this prior art, in order to control the concentration of both ends of the channel, the ion implanted boron diffuses laterally through the region where the source and the drain are formed, thereby increasing the junction capacitance value of the source and the drain. When it is very small, it becomes difficult to use the problem that the concentration control of the channel is not easy to occur.
본 발명은 상기와 같은 문제점을 해소하기 위해 높은 농도를 갖는 채널영역을 게이트의 양쪽 끝 부분에 한정시켜서 소스 및 드레인의 접합 캐패시턴스를 줄이고, 아주작은 채널길이를 갖는 트랜지스터에도 적용이 가능하도록 하여 반도체소자 설계 및 제조에서 주요 관건인 게이트에 의한 드레인 누설전류(Gate Induced Drain Leakage)를 방지하도록 함과 동시에 게이트 양쪽 끝 부분에 두꺼운 산화막을 형성하여 게이트에 의한 누설전류를 방지함으로서 반도체장치의 신뢰성 향상에 기여할 수 있도록 하는 MOS FET 제조방법 및 구조를 제공하는데 본 발명의 목적이 있는 것이다.The present invention reduces the junction capacitance of the source and drain by limiting the channel region having a high concentration at both ends of the gate to solve the above problems, and can be applied to a transistor having a very small channel length In addition to preventing gate induced drain leakage, which is a key factor in design and manufacturing, thick oxide films are formed at both ends of the gate to prevent leakage current caused by the gate, thereby contributing to the improvement of reliability of semiconductor devices. It is an object of the present invention to provide a method and structure for fabricating a MOS FET.
본 발명은 MOS FET 제조방법에 있어서, 제1도전형 반도체기판 위에 질화막을 증착한 후 사진식각 공정에 의하여 게이트가 형성될 부분의 질화막을 제거하여 제1도전형으로 도핑된 제1다결정실리콘을 증착하는 단계와 상기 제1다결정 실리콘 위에 산화막을 증착 한 후, 비등방성 식각에 의해 상기 산화막 및 제1다결정실리콘의 사이드 월 스페이서를 형성하는 단계와, 상기 사이드 월 스페이서의 산화막을 제거하고, 제1도전형의 불순물 이온을 주입하여 MOS FET의 전기적특성을 조절하는 단계와, 열 공정에 의해 상기 제1다결정실리콘내의 불순물을 채널부위로 확산시키고, 상기 제1다결정실리콘을 산화시켜 게이트산화막을 성장시키는 단계와, 제2다결정실리콘을 증착 한 후 비등방성 식각으로 게이트전극을 형성하고, 잔여된 질화막을 제거하는 단계와, LDD 영역 및 게이트전극 측벽에 산화막의 사이드 월 스페이서를 형성하고, 제1도전형과 반대형의 이온을 주입하여 소스-드레인을 형성하는 단계를 포함하여 이루어진다.The present invention provides a method for manufacturing a MOS FET, in which a nitride film is deposited on a first conductive semiconductor substrate, and then the first polycrystalline silicon doped with the first conductive layer is deposited by removing the nitride film on the portion where the gate is to be formed by a photolithography process. And depositing an oxide film on the first polycrystalline silicon, and then forming sidewall spacers of the oxide film and the first polycrystalline silicon by anisotropic etching, removing the oxide film of the sidewall spacer, and removing the first conductive film. Implanting impurity ions of the type to control electrical characteristics of the MOS FET; and diffusing impurities in the first polycrystalline silicon to a channel region by a thermal process, and oxidizing the first polycrystalline silicon to grow a gate oxide film. And forming a gate electrode by anisotropic etching after depositing the second polycrystalline silicon, removing the remaining nitride film, and LDD Forming sidewall spacers of an oxide layer on the region and sidewalls of the gate electrode, and implanting ions of a type opposite to that of the first conductivity type to form source-drain.
또한 본 발명은 소오스, 드레인, 게이트전극을 가지고 있는 MOS FET 구조에 있어서, 상기 게이트전극 아래에 위치하는 채널 가장자리 주변에는 게이트전극 주위의 절연체에서 확산된 불순물에 의해 상기 채널보다 높게 도핑된 확산영역이 존재하는 구조로 이루어진다.In addition, in the MOS FET structure having a source, a drain, and a gate electrode, a diffusion region doped higher than the channel by impurities diffused from an insulator around the gate electrode is formed around the channel edge under the gate electrode. It consists of an existing structure.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings as follows.
제2도는 본 발명에 따른 MOS FET 제조공정 단면도로서, 반도체기판에 형성된 P웰상의 NMOS FET가 형성되는 예를 도시한 것이다.2 is a cross-sectional view of a MOS FET manufacturing process according to the present invention, showing an example in which an NMOS FET on a P well formed in a semiconductor substrate is formed.
먼저 제2a도에서와 같이 제1도전형 반도체기판(11) 위에 질화막(12)을 증착 한 후 사진식각 공정에 의하여 게이트가 형성될 부분의 질화막(12)을 제거하여, 제1도전형으로 도핑된 제1다결정실리콘(13)을 소정두께로 증착한다.First, as illustrated in FIG. 2A, the nitride film 12 is deposited on the first conductive semiconductor substrate 11, and then the nitride film 12 of the portion where the gate is to be formed is removed by a photolithography process, and then doped into the first conductive type. The first polycrystalline silicon 13 is deposited to a predetermined thickness.
이어서 제2b도와 같이 상기 제1다결정실리콘(13) 위에 산화막(14)을 증착 한 후 상기 산화막(14) 및 제1다결정실리콘(13)을 비등방성 식각을 실시하여 질하막(12) 측벽에 사이드 월 스페이서를 형성한다.Subsequently, as illustrated in FIG. 2B, an oxide film 14 is deposited on the first polysilicon 13, and then anisotropic etching of the oxide film 14 and the first polysilicon 13 is performed to form sidewalls on the sidewall of the sublingual film 12. Form a wall spacer.
이후 제2c도에서와 같이 상기 사이드 월 스페이서의 산화막(14)을 제거하고, 게이트영역에 제1도전형의 불순물 이온을 주입하여 MOS FET 가운데 부분의 게이트채널 농도를 조절한다.Thereafter, as shown in FIG. 2C, the oxide layer 14 of the sidewall spacer is removed and the impurity ions of the first conductivity type are implanted into the gate region to adjust the gate channel concentration in the center portion of the MOS FET.
그 다음 제2d도와 같이 계속해서 열 공정에 의해 상기 제1다결정실리콘(13)내의 불순물을 채널부위로 확산시키고, 상기 제1다결정실리콘(13)을 산화시켜 게이트산화막(15)을 성장시킨다. 이때 MOS FET 문턱 전압등의 전기적 특성이 채널 끝 부분에서 제1다결정실리콘(13)을 통하여 확산된 불순물의 농도에 의해 결정된다.Subsequently, as shown in FIG. 2D, the impurities in the first polycrystalline silicon 13 are diffused to the channel portion by the thermal process, and the first polycrystalline silicon 13 is oxidized to grow the gate oxide film 15. At this time, the electrical characteristics such as the MOS FET threshold voltage is determined by the concentration of impurities diffused through the first polysilicon 13 at the channel end.
즉 게이트 하부에 형성되는 영역은 가운데의 P1영역과 약끝 부분의 P2영역으로 구분되는데, P1영역의 농도는 채널 이온주입에 의해 정해지고, P2영역의 농도는 제1다결정실리콘(13)을 통하여 확산된 보론에 의해서 정해짐으로서 P2영역의 농도가 P1영역의 농도보다 높게 형성되어 진다.That is, the region formed under the gate is divided into a P 1 region in the middle and a P 2 region at the weak end portion. The concentration of the P 1 region is determined by channel ion implantation, and the concentration of the P 2 region is determined by the first polycrystalline silicon 13. The concentration of P 2 region is higher than that of P 1 region by being determined by boron diffused through.
상기 공정 완료 후 제2e도에서와 같이 제2다결정실리콘(16)을 증착 한 후 상기 제2다결정실리콘(16)을 비등방성 식각하여 게이트전극을 형성함으로서 게이트 양쪽 끝 부분에 두꺼운 산화막을 형성하여 게이트에 의한 누설전류를 방지토록 하고, 이후 잔여된 질화막(12)을 제거시킨 다음 제2f도에서와 같이 LDD 영역 및 게이트전극 측벽에 산화막의 사이드 월 스페이서를 형성하고, 제1도전형과 반대형의 이온을 주입하여 소스-드레인을 형성한다.After the completion of the process, as shown in FIG. 2e, the second polysilicon 16 is deposited, and the second polysilicon 16 is anisotropically etched to form a gate electrode, thereby forming a thick oxide film on both ends of the gate. After this, the remaining nitride film 12 is removed, and sidewall spacers of an oxide film are formed on the sidewalls of the LDD region and the gate electrode as shown in FIG. 2f. Ions are implanted to form source-drain.
따라서 제2f도와 같은 구조의 MOS FET에서 채널은 가운데의 P1영역과 양끝 부분의 P2영역으로 구분되는데, P1영역의 농도는 채널 이온주입에 의해 정해지고, P2영역의 농도는 제1다결정실리콘(13)을 통하여 확산된 보론에 의해서 정해짐으로서 P2영역의 농도가 P1영역의 농도보다 높게 형성되어 소스 및 드레인에 의한 누설전류를 감소시킬 수 있는 것이다.Therefore, in the MOS FET having the structure as shown in FIG. 2f, the channel is divided into a P 1 region in the center and a P 2 region at both ends. The concentration of the P 1 region is determined by channel ion implantation, and the concentration of the P 2 region is As determined by the boron diffused through the polysilicon 13, the concentration of the P 2 region is formed higher than the concentration of the P 1 region to reduce the leakage current by the source and drain.
본 발명의 실시예는 N-MOS FET에 의하여 설명하였으나, 본 기술은 P-MOS FET에 대해서도 적용할 수 있다.Although the embodiment of the present invention has been described with the N-MOS FET, the present technology can be applied to the P-MOS FET as well.
이상에서 상술한 바와 같이 본 발명은 높은 농도를 갖는 채널 영역이 게이트의 양쪽 끝 부분에 한정되므로, 소스 및 드레인의 접합 캐패시턴스 값이 작아지고, 채널의 길이가 짧은때도 숏 채널 효과가 없이 이용이 가능하며, 또한 채널의 농도 조절 및 지역조절이 용이해질 뿐만아니라 게이트의 양쪽 끝 부분에 두꺼운 산화막을 형성하므로 게이트에 의한 드레인 누설전류를 방지할 수 있어 MOS FET의 신뢰성 향상에 기여할 수 있는 것이다.As described above, in the present invention, since the channel region having a high concentration is limited to both ends of the gate, the junction capacitance value of the source and the drain is small, and even when the channel length is short, the short channel effect can be used. In addition, it is possible to easily control the concentration and region of the channel, and to form a thick oxide film at both ends of the gate, thereby preventing drain leakage current by the gate, thereby contributing to the improvement of the reliability of the MOS FET.
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