KR100399911B1 - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- KR100399911B1 KR100399911B1 KR10-2001-0087989A KR20010087989A KR100399911B1 KR 100399911 B1 KR100399911 B1 KR 100399911B1 KR 20010087989 A KR20010087989 A KR 20010087989A KR 100399911 B1 KR100399911 B1 KR 100399911B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- region
- gate oxide
- voltage device
- semiconductor substrate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 듀얼 게이트 산화막의 측벽에 소정의 스페이서를 형성함으로써 듀얼 게이트 산화막의 특성 및 GOI(Gate Oxide Integrity) 특성을 향상시키고, 소오스/드레인 이온 주입 공정시 게이트 산화막의 측벽의 이온 침투를 방지하며, 게이트 전극 패터닝 공정시 플라즈마에 의한 게이트 산화막의 측벽 손상을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and by forming predetermined spacers on sidewalls of the dual gate oxide film, the characteristics of the dual gate oxide film and the gate oxide integrity (GOI) characteristics are improved, and the gate during the source / drain ion implantation process Disclosed are a semiconductor device capable of preventing ion penetration of sidewalls of an oxide film and preventing damage to sidewalls of the gate oxide film by plasma during a gate electrode patterning process.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 산화막의 측벽 보론 침투 방지를 위한 고집적 반도체 소자의 듀얼 게이트 산화막(Dual gate oxide) 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a dual gate oxide of a highly integrated semiconductor device for preventing sidewall boron penetration of a gate oxide film.
반도체 소자에서 현재 양산중인 CMOS(Complementary Metal-Oxide-Semiconductor)의 게이트 산화막으로는 열산화막(Thermal oxide), 급속 열성장 실리콘 산화막(Rapid thermally grown SiO2)을 사용하고 있다. 최근, 디자인 룰(Design rule)이 감소함에 따라 게이트 산화막의 두께는 실리콘 산화막의 직접 터널링(Direct tunnelling)의 한계가 되는 25 내지 30Å 이하로 줄어드는 추세에 있으며, 0.10㎛ 테크놀로지(Technology)에서는 게이트 산화막으로 30 내지 40Å의 두께가 예상된다. 그러나, 고집적화에 따라 게이트 산화막의 두께를 감소시킬 경우 직접 터널링에 의한 오프-커런트(Off currennt)의 증가로 인해 소자의 정적 전력소모(Static power consumption)가 증가하여 소자 동작에 나쁜 영향을 미치게 된다.Thermal oxide film and rapid thermally grown SiO 2 are used as gate oxide films of CMOS (Complementary Metal-Oxide-Semiconductor) currently in mass production in semiconductor devices. In recent years, as the design rule decreases, the thickness of the gate oxide film has decreased to 25 to 30 GPa or less, which is a limit of direct tunneling of the silicon oxide film. A thickness of 30-40 mm is expected. However, if the thickness of the gate oxide film is reduced due to high integration, the static power consumption of the device is increased due to the increase of off currennt by direct tunneling, which adversely affects the device operation.
도 1a 내지 도 1f는 종래 기술에 따른 듀얼(Dual) 게이트 전극의 형성방법을 설명하기 위해 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a dual gate electrode according to the prior art.
도 1a를 참조하면, 일반적으로 반도체 소자는 외부로부터 고전압 또는 저전압을 입력받아 구동하는데, 크게 고전압에서 구동되는 고전압 소자와 저전압에서 구동되는 저전압 소자로 분리한다. 이에 따라, 반도체 기판(10)은 고전압 소자와 저전압 소자를 동시에 구현하기 위해 고전압 소자가 형성되는 영역(고전압 소자 영역)과 저전압 소자가 형성되는 영역(저전압 소자 영역)으로 분리하며, 각각의 영역은 회로 설계시에 결정된다.Referring to FIG. 1A, a semiconductor device is generally driven by receiving a high voltage or a low voltage from an external source, and is divided into a high voltage device driven at a high voltage and a low voltage device driven at a low voltage. Accordingly, the semiconductor substrate 10 is divided into a region in which a high voltage element is formed (high voltage element region) and a region in which a low voltage element is formed (low voltage element region) in order to simultaneously implement a high voltage element and a low voltage element. Determined at circuit design time.
고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(10)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한다. 이때, 반도체 기판(10)은 활성영역과 비활성영역(즉, 소자 분리막영역)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 활성영역에 웰 영역(14)을 형성한다.The device isolation layer 12 is formed by performing a shallow trench isolation (STI) process using an isolation (ISO) mask on the semiconductor substrate 10 defined as the high voltage device region and the low voltage device region. In this case, the semiconductor substrate 10 is divided into an active region and an inactive region (ie, an isolation layer region). Subsequently, a well ion implantation process using a well ion implantation mask is performed on the entire structure to form the well region 14 in the active region of the semiconductor substrate 10.
도 1b 및 도 1c를 참조하면, 전체 구조 상부에 습식 산화공정(Wet oxidation)을 실시하여 듀얼 게이트 산화막중 두께가 두꺼운 제 1 게이트 산화막(16)을 형성한다. 이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 저전압 소자 영역이오픈(Open) 되도록 포토레지스트 패턴(18)을 형성한다. 이어서, 포토레지스트 패턴(18)을 마스크로 이용한 식각공정을 실시하여 제 1 게이트 산화막(16)을 패터닝함으로써 고전압 소자 영역의 활성영역 상에만 제 1 게이트 산화막(16)이 형성된다.1B and 1C, wet oxidation is performed on the entire structure to form a first gate oxide layer 16 having a thick thickness among the dual gate oxide layers. Subsequently, after the photoresist is deposited on the entire structure, an exposure process using a photo mask is performed to form the photoresist pattern 18 to open the low voltage device region. Subsequently, an etching process using the photoresist pattern 18 as a mask is performed to pattern the first gate oxide film 16 to form the first gate oxide film 16 only on the active region of the high voltage device region.
도 1d를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(18)을 제거한 후 저전압 소자 영역의 활성영역 상에 NO 가스를 이용한 열 산화공정을 실시하여 듀얼 게이트 산화막중 두께가 얇은 제 2 게이트 산화막(20)을 형성한다. 이때, 제 2 게이트 산화막(20)은 질화층(20a)과 산화층(20b)의 적층 구조로 형성되는데, 질화층(20a)는 열 산화공정시 NO 가스와 반도체 기판(10)의 실리콘이 반응하여 산화층(20b)과 반도체 기판(10) 간의 계면에 형성된다.Referring to FIG. 1D, a predetermined photoresist strip process is performed to remove the photoresist pattern 18, and then a thermal oxidation process using NO gas is performed on the active region of the low voltage device region to obtain a thinner thin film of the dual gate oxide film. A two gate oxide film 20 is formed. In this case, the second gate oxide film 20 is formed of a stacked structure of the nitride layer 20a and the oxide layer 20b. The nitride layer 20a reacts with the NO gas and silicon of the semiconductor substrate 10 during the thermal oxidation process. It is formed at the interface between the oxide layer 20b and the semiconductor substrate 10.
도 1e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(22) 및 제 1 게이트 산화막(16)과 폴리실리콘층(22) 및 제 2 게이트 산화막(20)을 순차적으로 식각하여 고전압 소자 영역의 활성영역 상에는 고전압 소자용 제 1 게이트 전극(24)을 형성하고, 저전압 소자 영역의 활성영역 상에는 저전압 소자용 제 2 게이트 전극(26)를 형성한다. 이로써, 제 1 게이트 전극(24)과 제 2 게이트 전극(26)를 포함하는 듀얼 게이트 전극이 형성된다.Referring to FIG. 1E, the polysilicon layer 22, the first gate oxide layer 16, the polysilicon layer 22, and the second gate oxide layer 20 may be sequentially formed by performing an etching process using a mask for a gate electrode pattern. By etching, the first gate electrode 24 for the high voltage device is formed on the active region of the high voltage device region, and the second gate electrode 26 for the low voltage device is formed on the active region of the low voltage device region. As a result, a dual gate electrode including the first gate electrode 24 and the second gate electrode 26 is formed.
도 1f를 참조하면, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(28)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(24 및 26)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.Referring to FIG. 1F, a low concentration ion implantation process (P − or N − ) 28 is formed by performing a low concentration ion implantation process to form a shallow junction in the active region of the semiconductor substrate 10. At this time, the first and second gate electrodes 24 and 26 are doped with predetermined ions by a low concentration ion implantation process.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(24 및 26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(32)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(32)과 제 1 및 제 2 게이트 전극(24 및 26) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(34)를 형성한다.Subsequently, predetermined deposition and etching processes are sequentially performed to form spacers 30 for lightly doped drain (LDD) high temperature low pressure dielectric (HLD) on sidewalls of the first and second gate electrodes 24 and 26. . Subsequently, a high concentration ion implantation process is performed to form a high concentration junction region (P + or N + ) 32 and then a heat treatment process is performed to form the high concentration junction region 32 and the first and second gate electrodes 24 and 26. A Self Aligned Silicide (SALICIDE) 34 is formed on the top.
상기에서 설명한 바와 같이, 종래 기술에서는 듀얼 게이트 산화막을 형성할 때 두께가 두꺼운 제 1 게이트 산화막을 습식 산화공정을 통해 형성하고, 포토리소그래피(Photolithography) 공정을 실시하여 패터닝한 후 스트립공정을 실시하여 제거한다. 이어서, NO 가스 분위기에서 열 산화공정을 실시하여 두께가 얇은 제 2 게이트 산화막을 형성하고 있다.As described above, in the prior art, when forming the dual gate oxide film, a thick first gate oxide film is formed through a wet oxidation process, subjected to a photolithography process, and patterned, followed by stripping. do. Subsequently, a thermal oxidation process is performed in a NO gas atmosphere to form a thin second gate oxide film.
그러나, 반도체 소자의 회로 선폭이 점점 감소하여 게이트 산화막의 두께가 점점 감소함에 따라 게이트 산화막의 접접 터널링(Direct tunneling), 소오스/드레인 이온 공정시 이온 침투, 특히 P-타입에서의 보론 침투(Boron penetration) 및 게이트 패터닝시 플라즈마에 의한 손상 등의 문제가 발생한다. 이로 인해, 제 1 게이트 산화막의 특성(Quality)이 저하되어 GOI(Gate Oxide Integration) 특성에 악영향을 미치게 되며, 향후 고집적, 고성능의 반도체 소자를 구현하는데 많은 문제점을 발생시킨다. 또한, 공정 마진 확보 및 프로세스 감소 측면에서도 많은 문제점을 발생시킨다.However, as the circuit line width of the semiconductor device is gradually decreased and the thickness of the gate oxide film is gradually decreased, ion tunneling of the gate oxide film, ion penetration during the source / drain ion process, in particular, boron penetration in the P-type ) And damage caused by plasma during gate patterning. As a result, the quality of the first gate oxide film is reduced, which adversely affects the gate oxide integration (GOI) characteristics, and causes a lot of problems in implementing high-density, high-performance semiconductor devices in the future. In addition, there are many problems in terms of process margin and process reduction.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 듀얼 게이트 산화막의 특성 및 GOI(Gate Oxide Integrity) 특성을 향상시키고, 소오스/드레인 이온 주입 공정시 게이트 산화막의 측벽의 이온 침투를 방지하며, 게이트 전극 패터닝 공정시 플라즈마에 의한 게이트 산화막의 측벽 손상을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and improves the characteristics of the dual gate oxide film and GOI (Gate Oxide Integrity) characteristics, and prevents ion penetration of the sidewalls of the gate oxide film during the source / drain ion implantation process, SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of preventing damage to sidewalls of a gate oxide film caused by plasma during a gate electrode patterning process, and a method of manufacturing the same.
도 1a 내지 도 1f는 종래의 반도체 소자의 듀얼 게이트 전극의 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.1A to 1F are cross-sectional views of a semiconductor device shown for explaining a method of forming a dual gate electrode of a conventional semiconductor device.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 전극의 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.2A to 2L are cross-sectional views of a semiconductor device for explaining a method of forming a dual gate electrode of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 100 : 반도체 기판 12, 102 : 소자 분리막10, 100: semiconductor substrate 12, 102: device isolation film
14, 104 : 웰 영역 16, 116 : 제 1 게이트 산화막14, 104: Well region 16, 116: First gate oxide film
20, 120 : 제 2 게이트 산화막 22, 122 : 폴리실리콘층20, 120: second gate oxide film 22, 122: polysilicon layer
24, 126 : 제 1 게이트 전극 26, 128 : 제 2 게이트 전극24, 126: first gate electrode 26, 128: second gate electrode
28, 130 : 저농도 접합영역 30 : 스페이서28, 130: low concentration junction region 30: spacer
32, 134 : 고농도 접합영역 34, 136 : 살리사이드32, 134: high concentration junction region 34, 136: salicide
106 : 열 산화막 110 : 희생 산화막106: thermal oxide film 110: sacrificial oxide film
112 : 질화막 114 : 제 1 스페이서112 nitride film 114 first spacer
132 : 제 2 스페이서132: second spacer
18, 108, 118, 124 : 포토레지스트 패턴18, 108, 118, 124: photoresist pattern
상술한 목적을 달성하기 위해 본 발명은 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판; 상기 고전압 소자 영역의 반도체 기판 상에 형성되며, 양측벽에 스페이서가 형성된 제 1 게이트 산화막; 상기 저전압 소자 영역의 반도체 기판 상에 형성되며, 양측벽에 스페이서가 형성된 제 2 게이트 산화막; 상기 제 1 게이트 산화막 상에 형성되는 제 1 게이트 전극; 상기 제 2 게이트 산화막 상에 형성되는 제 2 게이트 전극; 및 상기 제 1 및 제 2 게이트 전극 양측의 상기 반도체 기판에 형성되는 소오스/드레인 영역을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor substrate including a high voltage device region and a low voltage device region; A first gate oxide film formed on the semiconductor substrate in the high voltage device region and having spacers formed on both sidewalls; A second gate oxide film formed on the semiconductor substrate in the low voltage device region and having spacers formed on both side walls thereof; A first gate electrode formed on the first gate oxide film; A second gate electrode formed on the second gate oxide film; And source / drain regions formed in the semiconductor substrate on both sides of the first and second gate electrodes.
또한, 본 발명은 고전압 소자 영역과 저전압 소자 영역으로 정의되는 반도체 기판을 제공한 후 상기 반도체 기판을 활성 및 비활성 영역으로 분리하기 위한 소자 분리막을 형성하는 단계; 상기 활성영역의 소정 부위가 오픈되도록 상기 소자 분리막 상에 희생층을 형성하는 단계; 상기 희생층의 양측벽에 스페이서를 형성하는 단계; 상기 고전압 소자 영역의 활성영역중 상기 희생층 사이로 오픈되는 부위에 제 1 게이트 산화막을 형성하는 단계; 상기 저전압 소자 영역의 활성영역중 상기 희생층 사이로 오픈되는 부위에 제 2 게이트 산화막을 형성하는 단계; 전체 구조 상부에 폴리실리콘층을 형성한 후 식각공정을 실시하여 상기 고전압 소자 영역 상에 제 1 게이트 전극을 형성하는 동시에 상기 저전압 소자 영역 상에 제 2 게이트 전극을 형성하는 단계; 및 상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In another aspect, the present invention provides a semiconductor substrate comprising a high voltage device region and a low voltage device region, and then forming an isolation layer for separating the semiconductor substrate into active and inactive regions. Forming a sacrificial layer on the device isolation layer so that a predetermined portion of the active region is opened; Forming spacers on both side walls of the sacrificial layer; Forming a first gate oxide film in a portion of the active region of the high voltage device region, which is opened between the sacrificial layers; Forming a second gate oxide layer in a portion of the active region of the low voltage device region that is opened between the sacrificial layers; Forming a polysilicon layer on the entire structure and performing an etching process to form a first gate electrode on the high voltage device region and a second gate electrode on the low voltage device region; And forming a source / drain region in the semiconductor substrate at both sides of the first gate electrode and the second gate electrode.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 듀얼 게이트 산화막 형성방법을 설명하기 위한 반도체 소자의 단면도이다.2A to 2L are cross-sectional views of a semiconductor device for describing a method of forming a dual gate oxide film according to an embodiment of the present invention.
도 2a를 참조하면, 고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(100)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한다. 이때, 반도체 기판(100)은 활성영역과 비활성영역(즉, 소자 분리막)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(100)의 활성영역에 웰 영역(104)을 형성한다.Referring to FIG. 2A, a device isolation layer 102 is formed by performing a shallow trench isolation (STI) process using an isolation (ISO) mask on a semiconductor substrate 100 defined as a high voltage device region and a low voltage device region. In this case, the semiconductor substrate 100 is separated into an active region and an inactive region (ie, an isolation layer). Subsequently, a well ion implantation process using a well ion implantation mask is performed on the entire structure to form the well region 104 in the active region of the semiconductor substrate 100.
도 2b를 참조하면, 전체 구조 상부에 습식 산화공정을 실시하여 희생 산화막용 열 산화막(106)을 증착한다. 여기서, 열 산화막(106)은 후속 게이트 산화막용 제 1 스페이서 형성시 반도체 기판(100)의 스트레스(Stress)를 완화시키기 위해 300 내지 400Å의 두께로 증착된다.Referring to FIG. 2B, a thermal oxidation film 106 for sacrificial oxide film is deposited by performing a wet oxidation process over the entire structure. Here, the thermal oxide film 106 is deposited to a thickness of 300 to 400 kW to alleviate the stress of the semiconductor substrate 100 in forming the first spacer for the subsequent gate oxide film.
도 2c 및 도 2d를 참조하면, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 고전압 소자 영역 및 저전압 소자 영역의 활성영역이 오픈(Open) 되도록 포토레지스트 패턴(108)을 형성한다. 이어서, 포토레지스트 패턴(108)을 마스크로 이용한 식각공정을 실시하여 열 산화막(106)을 패터닝함으로써 고전압 소자 영역 및 저전압 소자 영역의 비활성영역, 즉 소자 분리막(102)을 제외한 활성영역 상에만 희생 산화막(110)이 형성된다.Referring to FIGS. 2C and 2D, after the photoresist is deposited on the entire structure, an exposure process using a photo mask is performed to open the active regions of the high voltage device region and the low voltage device region. Form 108. Subsequently, the thermal oxide film 106 is patterned by performing an etching process using the photoresist pattern 108 as a mask so that the sacrificial oxide film is only on the inactive regions of the high voltage device region and the low voltage device region, that is, the active region excluding the device isolation film 102. 110 is formed.
도 2e 및 도 2f를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(108)을 제거한 후 고전압 소자 영역 및 저전압 소자 영역을 포함한 전체 구조 상부에 제 1 스페이서용 질화막(112)을 100 내지 150Å의 두께로 증착한다. 이어서, 인산(H2PO4)을 이용한 식각공정을 실시하여 질화막(112)을 식각함으로써 희생 산화막(110)의 양측벽에 제 1 스페이서(114)가 형성된다.2E and 2F, after performing a predetermined photoresist strip process to remove the photoresist pattern 108, the nitride film 112 for the first spacer 112 is formed on the entire structure including the high voltage device region and the low voltage device region. To a thickness of 150 kPa. Subsequently, the first spacer 114 is formed on both sidewalls of the sacrificial oxide film 110 by etching the nitride film 112 by performing an etching process using phosphoric acid (H 2 PO 4 ).
도 2g를 참조하면, 전체 구조 상부에 습식 산화공정을 실시하여 고전압 소자 영역 및 저전압 소자 영역에 형성된 제 1 스페이서(114) 사이로 오픈되는 활성영역상에 듀얼 게이트 산화막중 두께가 두꺼운 제 1 게이트 산화막(116)을 형성한다.Referring to FIG. 2G, a first gate oxide layer having a thicker thickness among dual gate oxide layers may be formed on an active region that is subjected to a wet oxidation process over an entire structure to be opened between a first spacer 114 formed in a high voltage region and a low voltage region. 116).
도 2h를 참조하면, 저전압 소자 영역의 제 1 스페이서(114) 사이에 형성된 제 1 게이트 산화막(116)이 오픈되도록 전체 구조 상부에 포토레지스트 패턴(118)을 형성한다. 이어서, 이 포토레지스트 패턴(118)을 이용한 식각공정을 실시하여 포토레지스트 패턴(118)에 의해 오픈되는 저전압 소자 영역의 제 1 게이트 산화막(116)을 제거한다. 이로써, 제 1 게이트 산화막(116)은 고전압 소자 영역에만 형성된다.Referring to FIG. 2H, the photoresist pattern 118 is formed on the entire structure such that the first gate oxide layer 116 formed between the first spacers 114 of the low voltage device region is opened. Subsequently, an etching process using the photoresist pattern 118 is performed to remove the first gate oxide layer 116 of the low voltage device region opened by the photoresist pattern 118. As a result, the first gate oxide film 116 is formed only in the high voltage device region.
도 2i를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(118)을 제거한 후 전체 구조 상부에 NO 가스를 이용한 열 산화공정을 실시함으로써 저전압 소자 영역의 제 1 스페이서(114) 사이로 오픈되는 활성영역을 포함한 희생 산화막(110) 상에 듀얼 게이트 산화막중 두께가 얇은 제 2 게이트 산화막(120)이 형성된다. 이때, 저전압 소자 영역의 제 1 스페이서(114) 사이로 오픈되는 활성영역 상에 제 2 게이트 산화막(120)이 형성된다. 또한, 제 2 게이트 산화막(120)은 질화층(120a)과 산화층(120b)의 적층 구조로 형성되는데, 질화층(120a)는 열 산화공정시 NO 가스와 반도체 기판(100)의 실리콘이 반응하여 산화층(120b)과 반도체 기판(100) 간의 계면에 형성된다. 이로써, 저전압 소자 영역에는 질화층(120a)와 산화층(120b)으로 이루어진 질화 프로파일(Nitrogen profile)을 갖는 제 2 게이트 산화막(120)이 형성된다.Referring to FIG. 2I, a predetermined photoresist strip process is performed to remove the photoresist pattern 118 and then a thermal oxidation process using NO gas is performed on the entire structure to open between the first spacers 114 of the low voltage device region. A second gate oxide film 120 having a small thickness among the dual gate oxide films is formed on the sacrificial oxide film 110 including the active region. In this case, the second gate oxide layer 120 is formed on the active region opened between the first spacers 114 of the low voltage device region. In addition, the second gate oxide film 120 is formed of a stacked structure of the nitride layer 120a and the oxide layer 120b. In the nitride layer 120a, the NO gas and silicon of the semiconductor substrate 100 react during the thermal oxidation process. It is formed at the interface between the oxide layer 120b and the semiconductor substrate 100. As a result, a second gate oxide film 120 having a nitride profile including the nitride layer 120a and the oxide layer 120b is formed in the low voltage device region.
도 2j를 참조하면, 고전압 소자 영역 및 저전압 소자 영역을 포함한 전체 구조 상부에 게이트 전극용 폴리실리콘층(122)을 증착한 후 상기 폴리실리콘층(122)을 패터닝하는 동시에 희생 산화막(110)을 제거하기 위해 상기 희생 산화막(110)과 대응되는 부위가 오픈되도록 포토레지스트 패턴(126)을 형성한다.Referring to FIG. 2J, the polysilicon layer 122 for the gate electrode is deposited on the entire structure including the high voltage device region and the low voltage device region, and then the polysilicon layer 122 is patterned and the sacrificial oxide film 110 is removed. In order to form the photoresist pattern 126, the portion corresponding to the sacrificial oxide film 110 is opened.
도 2k를 참조하면, 상기 포토레지스트 패턴(124)을 마스크로 이용한 식각공정을 실시하여 폴리실리콘층(122)을 패터닝함과 아울러 희생 산화막(110)을 제거함으로써 고전압 소자 영역에는 제 1 게이트 전극(126)이 형성되고, 저전압 소자 영역에는 제 2 게이트 전극(128)이 형성된다. 이로써, 제 1 게이트 전극(126) 및 제 2 게이트 전극(128)으로 이루어진 듀얼 게이트 전극이 형성된다. 여기서, 제 1 게이트 전극(126)은 제 1 스페이서(114), 제 1 게이트 산화막(116) 및 폴리실리콘층(122)으로 이루어지며, 제 2 게이트 전극(128)은 제 1 스페이서(114), 제 2 게이트 산화막(120) 및 폴리실리콘층(122)으로 이루어진다.Referring to FIG. 2K, an etching process using the photoresist pattern 124 as a mask is performed to pattern the polysilicon layer 122 and to remove the sacrificial oxide film 110 to form a first gate electrode ( 126 is formed, and a second gate electrode 128 is formed in the low voltage device region. As a result, a dual gate electrode including the first gate electrode 126 and the second gate electrode 128 is formed. Here, the first gate electrode 126 is formed of the first spacer 114, the first gate oxide film 116, and the polysilicon layer 122, and the second gate electrode 128 is formed of the first spacer 114, The second gate oxide film 120 and the polysilicon layer 122 are formed.
도 2l을 참조하면, 고전압 소자 영역 및 저전압 소자 영역의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(130)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(126 및 128)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.Referring to FIG. 2L, a low concentration junction region (P − or N − ) 130 is formed by performing a low concentration ion implantation process to form a shallow junction in the active region of the high voltage region and the low voltage region. do. In this case, the first and second gate electrodes 126 and 128 are doped with predetermined ions by a low concentration ion implantation process.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(126 및 128)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 제 2 스페이서(132)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(136)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(134)과 제 1 및 제 2 게이트 전극(126 및 128) 상에살리사이드(Self Aligned Silicide; SALICIDE)(134)를 형성한다.Subsequently, predetermined deposition and etching processes are sequentially performed to form second spacers 132 for lightly doped drain (LDD) high temperature low pressure dielectric (HLD) on sidewalls of the first and second gate electrodes 126 and 128. Form. Subsequently, a high concentration ion implantation process is performed to form a high concentration junction region (P + or N + ) 136, followed by a heat treatment process to perform the high concentration junction region 134 and the first and second gate electrodes 126 and 128. A Self Aligned Silicide (SALICIDE) 134 is formed on.
본 발명은 듀얼 게이트 산화막의 측벽에 소정의 스페이서를 형성함으로써 듀얼 게이트 산화막의 특성 및 GOI(Gate Oxide Integrity) 특성을 향상시키고, 소오스/드레인 이온 주입 공정시 게이트 산화막의 측벽의 이온 침투를 방지하며, 게이트 전극 패터닝 공정시 플라즈마에 의한 게이트 산화막의 측벽 손상을 방지할 수 있다.The present invention improves the characteristics of the dual gate oxide film and the gate oxide integrity (GOI) by forming a predetermined spacer on the sidewall of the dual gate oxide film, and prevents ion penetration of the sidewall of the gate oxide film during a source / drain ion implantation process. In the gate electrode patterning process, damage to sidewalls of the gate oxide film due to plasma can be prevented.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087989A KR100399911B1 (en) | 2001-12-29 | 2001-12-29 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087989A KR100399911B1 (en) | 2001-12-29 | 2001-12-29 | Semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057887A KR20030057887A (en) | 2003-07-07 |
| KR100399911B1 true KR100399911B1 (en) | 2003-09-29 |
Family
ID=32215645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087989A KR100399911B1 (en) | 2001-12-29 | 2001-12-29 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100399911B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8859371B2 (en) | 2012-03-15 | 2014-10-14 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device having dual gate dielectric layer |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533386B1 (en) * | 2004-04-22 | 2005-12-06 | 주식회사 하이닉스반도체 | Dynamic random access memory cell and forming method thereof |
| KR200454286Y1 (en) * | 2011-04-12 | 2011-06-24 | 광 호 이 | Placard Post with Spring and Wire |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930003296A (en) * | 1991-07-11 | 1993-02-24 | 문정환 | Drain leakage current prevention MISFET and its manufacturing method |
| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| KR19990085480A (en) * | 1998-05-19 | 1999-12-06 | 로버트 에이치. 씨. 챠오. | Manufacturing Method of Double Voltage Morse Transistors |
| KR20000051696A (en) * | 1999-01-25 | 2000-08-16 | 김규현 | Method for manufacturing split gate oxynitride of cmos transistor |
| KR20010074389A (en) * | 2000-01-25 | 2001-08-04 | 박종섭 | Method of fabricating a MOS transistor in semiconductor devices |
-
2001
- 2001-12-29 KR KR10-2001-0087989A patent/KR100399911B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930003296A (en) * | 1991-07-11 | 1993-02-24 | 문정환 | Drain leakage current prevention MISFET and its manufacturing method |
| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| KR19990085480A (en) * | 1998-05-19 | 1999-12-06 | 로버트 에이치. 씨. 챠오. | Manufacturing Method of Double Voltage Morse Transistors |
| KR20000051696A (en) * | 1999-01-25 | 2000-08-16 | 김규현 | Method for manufacturing split gate oxynitride of cmos transistor |
| KR20010074389A (en) * | 2000-01-25 | 2001-08-04 | 박종섭 | Method of fabricating a MOS transistor in semiconductor devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8859371B2 (en) | 2012-03-15 | 2014-10-14 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device having dual gate dielectric layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057887A (en) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541328B2 (en) | Method of fabricating metal oxide semiconductor transistor with lightly doped impurity regions formed after removing spacers used for defining higher density impurity regions | |
| KR100446309B1 (en) | Method of fabricating semiconductor device having L-type spacer | |
| KR100399911B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH1140538A (en) | Manufacture of semiconductor device | |
| KR100766270B1 (en) | Method of manufacturing a semiconductor device | |
| KR100344825B1 (en) | Method for fabricating of semiconductor device | |
| KR100412143B1 (en) | Method of manufacturing semiconductor device applying a triple gate oxide | |
| KR100485004B1 (en) | Soi semiconductor device and method for manufacturing the same | |
| KR20030049352A (en) | Method of manufacturing a semiconductor device | |
| KR100311502B1 (en) | Method for manufacturing semiconductor device the same | |
| KR100900152B1 (en) | Method for manufacturing a semiconductor device | |
| KR100469333B1 (en) | Method of manufacturing a semiconductor device | |
| KR100418571B1 (en) | Method for fabricating MOSFET with lightly doped drain structure | |
| KR100503358B1 (en) | Manufacturing method of semiconductor device | |
| KR100628218B1 (en) | method for manufacturing of semiconductor device | |
| KR100790264B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100911103B1 (en) | Method of manufacturing a semiconductor device | |
| KR20040003950A (en) | Method for fabrication cmos transistor of semiconductor device | |
| KR100266687B1 (en) | Method for fabricating transistor | |
| CN115732412A (en) | Method for manufacturing semiconductor structure | |
| KR100323725B1 (en) | Semiconductor device and method for fabricating the same | |
| KR101231229B1 (en) | Method for manufacturing transistor in semiconductor device | |
| KR20010011002A (en) | Forming method for transistor of semiconductor device | |
| KR20040056033A (en) | Method for manufacturing a semiconductor device | |
| KR20040048455A (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120823 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130821 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140820 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150818 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |