KR100358126B1

KR100358126B1 - Method for manufacturing transistor

Info

Publication number: KR100358126B1
Application number: KR1019950053169A
Authority: KR
Inventors: 황준
Original assignee: 주식회사 하이닉스반도체
Priority date: 1995-12-21
Filing date: 1995-12-21
Publication date: 2003-02-05

Abstract

PURPOSE: A method for manufacturing a transistor is provided to improve drivability by reducing junction capacitance and overlap capacitance between a gate and a drain. CONSTITUTION: After sequentially forming a gate insulating layer(3), a gate conductive layer(4) and a nitride layer(5) on a substrate(1) having an isolation layer(2), a gate pattern is formed by etching the stacked structure. The first doping region(p-) is formed in the substrate using the gate pattern as a mask. A nitride spacer(7) is formed at both sidewalls of the gate pattern. After growing an oxide layer on the first doping region(p-), an oxide pattern(8) is formed between the nitride spacer(7) and the first doping region by selectively etching the oxide layer. The second doping region(p+) is then formed in the substrate.

Description

Transistor manufacturing method

본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트/드레인 간의 오버랩 캐패시턴스 및 접합캐패시턴스를 낮추어 고속 구동력(high drivability)를 갖는 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a transistor manufacturing method having high drivability by lowering overlap capacitance and junction capacitance between gate / drain.

최근 들어 고집적 VLSI에서는 저전압 구동(Low Voltage Operation)을 위해서 낮은 임계전압(Low Treshold Voltage)을 구현하는 것을 필요로 하고 있다.In recent years, highly integrated VLSIs require the implementation of low threshold voltages for low voltage operation.

이를 위해, 종래기술에 따른 N-채널 MOSFET에서는 n⁺불순물이 도핑된 게이트 전극을 사용하며, P-채널 MOSFET에서는 p⁺불순물이 도핑된 게이트를 사용하여 왔다.To this end, a gate electrode doped with n ⁺ impurities has been used in an N-channel MOSFET according to the prior art, and a gate doped with p ⁺ impurities has been used in a P-channel MOSFET.

그러나 p⁺불순물이 도핑된 게이트의 경우 p⁺불순물인 보론(Boron)이 게이트산화막 내부로 침투해 들어감으로 인해 임계전압이 불안정해지는 문제점이 발생하고 있다.However, the case of the p ⁺ impurity is doped gate p ⁺ impurity boron (Boron) is infiltrated into the gate oxide film to become a threshold voltage instability problems caused entry.

상기와 같은 종래기술의 문제점을 해결하기 위하여 인출된 본 발명은 게이트 도핑물질이 게이트산화막 내부로 침투하는 것을 방지하여 임계전압을 안정화할 수 있는 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.The present invention drawn out to solve the problems of the prior art as described above is to provide a transistor manufacturing method that can stabilize the threshold voltage by preventing the gate doping material penetrates into the gate oxide film.

또한, 본 발명은 게이트 오버랩 캐패시턴스를 감소시킴으로써 낮은 임계전압을 갖도록 하는 트랜지스터 제조방법을 제공하는 데 그 목적이 있다.It is also an object of the present invention to provide a method for manufacturing a transistor having a low threshold voltage by reducing the gate overlap capacitance.

또한, 본 발명은 접합 캐패시턴스를 감소시킴으로써 고속 동작가능한 트랜지스터 제조방법을 제공함을 다른 목적으로 한다.It is another object of the present invention to provide a transistor manufacturing method capable of high speed operation by reducing the junction capacitance.

상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자분리막을 형성하는 제 1 단계; 상기 제 1 단계의 구조 상부에 게이트절연막 게이트전도막, 질화막을 차례로 형성하는 제 2 단계 ; 상기 질화막 게이트전도막 게이트 절연막을 식각하여 게이트패턴을 형성하는 제 3 단계; 상기 게이트패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 제 1 불순물 도핑영역을 형성하는 제 4 단계; 상기 게이트패턴의 측벽에 접하는 질화막스페이서를 형성하는 제 5 단계; 상기 절연막스페이서의 하부를 포함한 상기 제1 불순물 도핑영역의 표면에 산화막을 성장시키는 제 6 단계; 상기 절연막스페이서 양측의 상기 산화막을 이방성식각하여 상기 절연막스페이서와 상기 제1 불순물 도핑영역 사이에 상기 산화막을 잔류시키는 제 7 단계; 및 상기 제 1 불순물 도핑영역에 불순물을 이온주입하여 상기 제 1 불순물 도핑영역에 접하는 제 2 불순물 도핑영역을 형성하는 제 8 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention to achieve the above object is a first step of forming an isolation film on a semiconductor substrate; A second step of sequentially forming a gate insulating film, a gate conductive film, and a nitride film on the structure of the first step; A third step of forming a gate pattern by etching the nitride gate conductive film gate insulating film; Forming a first impurity doped region in the semiconductor substrate by implanting impurity ions using the gate pattern as a mask; A fifth step of forming a nitride film spacer in contact with sidewalls of the gate pattern; A sixth step of growing an oxide film on a surface of the first impurity doped region including a lower portion of the insulating film spacer; Anisotropically etching the oxide films on both sides of the insulating film spacer to leave the oxide film between the insulating film spacer and the first impurity doped region; And an eighth step of forming a second impurity doped region in contact with the first impurity doped region by implanting impurities into the first impurity doped region.

이하, 첨부된 도면 제 1A 도 내지 제 1E 도를 참조하여 본 발명의 실시예를 상술한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings 1A to 1E.

제 1A도 내지 제 1E 도는 본 발명의 일 실시예에 따라 p⁺불순물이 도핑된 게이트를 갖는 저도핑 드레인(Lightly Doped Drain) 구조의 트랜지스터의 제조 공정 단면도이다.1A to 1E are cross-sectional views of a transistor having a lightly doped drain structure having a gate doped with p ⁺ impurities according to an embodiment of the present invention.

먼저, 제 1A 도에 도시된 바와같이 실리콘기판(1)에 필드산화막(2)을 형성하여 필드영역과 활성영역을 절연분리한 다음, 게이트산화막(3) 게이트폴리실리콘막(4), 질화막(5)을 차례로 형성한다. 이때, 상기 질화막(5)은 200 내지 1500Å 두께로 형성한다. 계속해서, 상기 질화막(5) 상부에 게이트 패터닝을 위한 마스크로 사용될 감광막패턴(6)을 형성한다.First, as shown in FIG. 1A, the field oxide film 2 is formed on the silicon substrate 1 to insulate the field region from the active region, and then the gate oxide film 3, the gate polysilicon film 4 and the nitride film 5) are formed in sequence. In this case, the nitride film 5 is formed to a thickness of 200 to 1500Å. Subsequently, a photosensitive film pattern 6 to be used as a mask for gate patterning is formed on the nitride film 5.

이어서, 제 1B 도에서 상기 감광막패턴(6)을 식각마스크로 사용하여 하부의 상기 질화막(5), 게이트폴리실리콘막(4), 게이트산화막(5)을 차례로 식각하여 게이트패턴을 형성한 다음 상기 감광막패턴(6)을 제거한 후, 상기 게이트패턴 양측의상기 실리콘기판(1)에 p^-불순물을 이온주입하여 p^-영역(P^-)을 형성한다.Subsequently, in FIG. 1B, the nitride layer 5, the gate polysilicon layer 4, and the gate oxide layer 5 are sequentially etched using the photoresist pattern 6 as an etching mask to form a gate pattern. After removing the photoresist pattern 6, p ⁻ impurities are implanted into the silicon substrate 1 on both sides of the gate pattern to form a p ⁻ region P ⁻ .

다음으로 상기 구조 전체 상부에 질화막을 증착한 다음, 건식식각하여 형성된 상기 게이트패턴 측벽에 질화막스페이서(7)를 형성하여 제 1C도와 같은 패턴을 형성한다. 이 때의 질화막스페이서(7) 두께는 상기 질화막(5)의 두께와 동일한 200 내지 1500Å 두께로 형성한다.Next, a nitride film is deposited on the entire structure, and then a nitride film spacer 7 is formed on the sidewall of the gate pattern formed by dry etching to form a pattern as illustrated in FIG. 1C. The thickness of the nitride film spacer 7 at this time is formed to a thickness of 200 to 1500 kPa equal to the thickness of the nitride film 5.

계속해서, 제 1D도에 도시된 바와같이 상기 필드산화막(2) 및 이온 주입된 p^-영역 상부에 산화막(8)을 200 내지 1000Å 두께로 성장시킨다. 이때, 상기 절연막스페이서(7) 하부를 포함하는 상기 p^-영역 표면에 산화막(8)이 성장됨을 알 수 있다.Subsequently, as shown in FIG. 1D, the oxide film 8 is grown to a thickness of 200 to 1000 에 on the field oxide film 2 and the ion implanted p ⁻ region. In this case, it can be seen that the oxide film 8 is grown on the surface of the p ⁻ region including the lower portion of the insulating film spacer 7.

끝으로, 제 1E 도에 도시된 바와같이 상기 산화막(8)을 이방성식각한 후, 노출된 p^-영역 상부로 p⁺불순물을 이온주입하여 p⁺영역을 형성함으로써, 본 발명에 의한 전계효과 트랜지스터 형성공정을 완료한다. 이때, 상기 질화막스페이서(7) 하부에 산화막(8)을 남겨두므로써 게이트 오버랩 캐패시턴스가 감소함을 알 수 있다.Finally, as shown in FIG. 1E, the anisotropic etching of the oxide film 8 is performed, followed by ion implantation of p ⁺ impurities over the exposed p ⁻ region to form a p ⁺ region. Complete the forming process. At this time, it can be seen that the gate overlap capacitance is reduced by leaving the oxide film 8 under the nitride film spacer 7.

상기와 같이 이루어지는 본 발명은 게이트 오버랩 캐패시턴스를 감소시킴으로써 임계전압이 크게 낮아지며 접합 캐패시턴스를 감소시킴으로써 소자의 동작속도를 증대시킬 수 있다.According to the present invention as described above, the threshold voltage is significantly lowered by reducing the gate overlap capacitance, and the operation speed of the device can be increased by reducing the junction capacitance.

또한, 게이트 가장자리 부분에 산화막을 형성함으로써 게이트 도핑물질의 게이트산화막으로의 침투를 효과적으로 맏아 임계전압의 안정화를 기할 수 있다.In addition, by forming an oxide film at the gate edge portion, it is possible to effectively penetrate the gate doping material into the gate oxide film and stabilize the threshold voltage.

제 1A도 내지 제 1E도는 본 발명의 일 실시예에 따른 트랜지스터 제조 과정을 나타낸느 공정 단면도.1A through 1E are cross-sectional views illustrating a transistor manufacturing process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 실리콘 기판 2 : 필드산화막1 silicon substrate 2 field oxide film

3 : 게이트산화막 4 : 게이트폴리실리콘막3: gate oxide film 4: gate polysilicon film

5 : 질화막 6 : 감광막패턴5: nitride film 6: photosensitive film pattern

7 : 질화막스페이서 8 : 산화막7 nitride film spacer 8 oxide film

Claims

In the semiconductor device manufacturing method,

Forming a device isolation film on the semiconductor substrate;

A second step of sequentially forming a gate insulating film, a gate conductive film, and a nitride film on the structure of the first step;

A third step of forming a gate pattern by etching the nitride film, the gate conductive film, and the gate insulating film;

Forming a first impurity doped region in the semiconductor substrate by implanting impurity ions using the gate pattern as a mask;

A fifth step of forming a nitride film spacer in contact with sidewalls of the gate pattern;

A sixth step of growing an oxide film on a surface of the first impurity doped region including a lower portion of the insulating film spacer;

Anisotropically etching the oxide films on both sides of the insulating film spacer to leave the oxide film between the insulating film spacer and the first impurity doped region; And

An eighth step of forming an impurity doped region in contact with the first impurity doped region by implanting impurities into the first impurity doped region

Transistor manufacturing method comprising a.

The method of claim 1, wherein the nitride film

Transistor manufacturing method characterized in that formed to a thickness of 200 to 1500Å.

The method of claim 1, wherein the fourth step

A transistor manufacturing method comprising ion implantation of low concentration p-type impurities.

The method of claim 1, wherein the oxide film

Transistor manufacturing method characterized in that formed to a thickness of 200 to 1000Å.

The method of claim 1, wherein the eighth step

A transistor manufacturing method comprising ion implantation of high concentration p-type impurities.