JP7171650B2 - Semiconductor device and its manufacturing method - Google Patents
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Description
本発明は、半導体装置、及びその製造方法に関するものである。 The present invention relates to a semiconductor device and its manufacturing method.
集積回路では、ＭＯＳ構造の半導体が用いられている。ＭＯＳトランジスタでは、ソースドレインを形成する工程において例えばＮ型の不純物をドープしているが、Ｎ型の不純物は、ゲートのポリシリコンにも注入される。 Semiconductors with MOS structures are used in integrated circuits. In the MOS transistor, for example, N-type impurities are doped in the process of forming the source and drain, and the N-type impurities are also implanted into the polysilicon of the gate.
ＭＯＳ型のトランジスタは、ソース及びドレインをつなぐ直線と垂直な方向にゲート幅が定義されているが、ゲート幅の端部において電界が局所的に高くなり、しきい値電圧が低下するキンク現象（ハンプ現象）が発見されている。 In a MOS transistor, the gate width is defined in the direction perpendicular to the straight line connecting the source and drain. Hump phenomenon) has been discovered.
キンク現象を改善するために、例えば、ゲートにおけるゲート幅の端部に近い位置にゲートの他の領域と反対極性の不純物をドープする技術（例えば特許文献１）等が提案されている。 In order to improve the kink phenomenon, for example, a technique of doping an impurity having a polarity opposite to that of other regions of the gate at positions near the ends of the gate width (for example, Patent Document 1) has been proposed.
他方で、ＭＯＳトランジスタのパフォーマンスを向上させるために、ゲートのポリシリコンにＮ型の不純物を注入する技術が提案されている（特許文献２）。特許文献２では、エッチングして電極が形成される前のゲートに対してＮ型の不純物を注入する。 On the other hand, in order to improve the performance of MOS transistors, a technique of implanting N-type impurities into gate polysilicon has been proposed (Patent Document 2). In Patent Document 2, an N-type impurity is implanted into a gate before an electrode is formed by etching.
ゲートに対して特許文献２のようにＮ型の不純物を注入し、特許文献１のように反対極性の領域を形成した場合には、ゲートには、Ｎ型の領域とＰ型の領域（ゲート幅の端部に近い）が形成される。しかしながら、Ｎ型の不純物がＰ型の領域に拡散する場合がある。拡散は例えばアニール工程において発生する。このように拡散が発生した場合には、形成したＰ型の領域が十分でなくなる可能性がある。Ｐ型の領域が狭まってしまうと、しきい値電圧の低下が発生する場合がある。
When an N-type impurity is implanted into the gate as in Patent Document 2 and a region of opposite polarity is formed as in
本発明は、このような事情に鑑みてなされたものであって、しきい値電圧の低下を抑制することのできる半導体装置、及びその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of suppressing a decrease in threshold voltage and a method of manufacturing the same.
本発明の第１態様は、極性が等しい第１ＭＯＳトランジスタと第２ＭＯＳトランジスタが混載された半導体装置であって、前記第１ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、前記第１ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、前記第２領域は、ソースドレインと同極性の不純物が導入されており、前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、前記第２ＭＯＳトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えており、前記第２領域の不純物の濃度は、前記第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低い半導体装置である。 A first aspect of the present invention is a semiconductor device including a first MOS transistor and a second MOS transistor having the same polarity, wherein the first MOS transistor includes a polysilicon gate electrode, and a gate of the first MOS transistor. The electrode has a first region provided corresponding to each end so as to pass through an extension line in the stacking direction passing through the end of the gate width, and a second region other than the first region. , the second region is doped with an impurity having the same polarity as that of the source and drain, the first region is doped with an impurity having a polarity opposite to that of the second region, and the second MOS transistor is doped with an impurity having a polarity opposite to that of the second region. The semiconductor device comprises a polysilicon gate electrode into which an impurity of the same polarity as that of the drain is introduced, wherein the impurity concentration of the second region is lower than the impurity concentration of the gate electrode of the second MOS transistor.
上記のような構成によれば、極性の等しい第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとが混載されており、第１ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、第１領域以外の第２領域とを有しており、第２ＭＯＳトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えている。そして、第２領域の不純物の濃度は、第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低くされている。このため、第１領域が、第２領域の不純物の拡散によって狭小化することを抑制することが可能となる。このため、第１ＭＯＳトランジスタにおけるしきい値電圧の低下を抑制することができる。 According to the above configuration, the first MOS transistor and the second MOS transistor having the same polarity are mixed, and the gate electrode of the first MOS transistor passes through the extension line in the stacking direction that passes through the end of the gate width. and a second region other than the first region. It has a silicon gate electrode. The impurity concentration of the second region is lower than the impurity concentration of the gate electrode of the second MOS transistor. Therefore, it is possible to suppress narrowing of the first region due to diffusion of impurities in the second region. Therefore, it is possible to suppress a decrease in the threshold voltage of the first MOS transistor.
上記半導体装置において、前記第１ＭＯＳトランジスタは、高電圧ＭＯＳ構造であり、前記第２ＭＯＳトランジスタは、低電圧ＭＯＳ構造であることとしてもよい。 In the above semiconductor device, the first MOS transistor may have a high voltage MOS structure and the second MOS transistor may have a low voltage MOS structure.
上記のような構成によれば、高電圧ＭＯＳ構造の第１ＭＯＳトランジスタと、低電圧ＭＯＳ構造の第２ＭＯＳトランジスタとが混載される場合であっても、第１ＭＯＳトランジスタにおけるしきい値電圧の低下を抑制することができる。 According to the above configuration, even when the first MOS transistor having the high-voltage MOS structure and the second MOS transistor having the low-voltage MOS structure are mixed, the threshold voltage drop in the first MOS transistor is suppressed. can do.
上記半導体装置において、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、Ｎ型のＭＯＳ構造であることとしてもよい。 In the above semiconductor device, the first MOS transistor and the second MOS transistor may have an N-type MOS structure.
上記のような構成によれば、Ｎ型のＭＯＳ構造の第１ＭＯＳトランジスタのしきい値電圧の低下を抑制することが可能となる。 According to the configuration as described above, it is possible to suppress the decrease in the threshold voltage of the first MOS transistor having the N-type MOS structure.
上記半導体装置において、前記第２ＭＯＳトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされており、前記第１ＭＯＳトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされていないこととしてもよい。 In the above semiconductor device, the polysilicon of the gate electrode of the second MOS transistor is pre-doped with an impurity having the same polarity as that of the source and the drain before the gate etching process, and the first MOS transistor has the gate electrode pre-doped before the gate etching process. The polysilicon may not be pre-doped with an impurity having the same polarity as the source/drain.
上記のような構成によれば、第２ＭＯＳトランジスタは、ゲートエッチング工程前においてゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされており、一方で、第１ＭＯＳトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされていないため、効果的に、第２領域の不純物の濃度を第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低くして、しきい値電圧の低下を抑制することが可能となる。 According to the above configuration, in the second MOS transistor, the polysilicon of the gate electrode is pre-doped with impurities having the same polarity as the source and drain before the gate etching process, while in the first MOS transistor, before the gate etching process, 3, since the polysilicon of the gate electrode is not pre-doped with an impurity having the same polarity as that of the source and drain, the impurity concentration of the second region is effectively made lower than the impurity concentration of the gate electrode of the second MOS transistor, It is possible to suppress a decrease in threshold voltage.
上記半導体装置において、前記第１ＭＯＳトランジスタは、Ｐ型のＭＯＳ構造のゲート電極とＮ型のＭＯＳ構造のゲート電極とがカップリングした構造でないこととしてもよい。 In the above semiconductor device, the first MOS transistor may not have a structure in which a gate electrode having a P-type MOS structure and a gate electrode having an N-type MOS structure are coupled.
上記のような構成によれば、カップリング構造ではないＭＯＳトランジスタを対象とすることができる。 According to the configuration as described above, it is possible to target a MOS transistor that does not have a coupling structure.
本発明の第２態様は、ＭＯＳトランジスタが搭載された半導体装置であって、前記ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、前記ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、前記第２領域は、ソースドレインと同極性の不純物が導入されており、前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において前記第１領域に対応する第１注入領域をマスクし、ゲートエッチング工程後に行われ、前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において前記第２領域に対応し前記第１注入領域に接する第２注入領域をマスクして製造された半導体装置のゲート電極と比較して、前記ＭＯＳトランジスタのゲート電極は、前記第１領域への前記第２領域の不純物の拡散量が少ない半導体装置である。 A second aspect of the present invention is a semiconductor device mounted with a MOS transistor, wherein the MOS transistor includes a polysilicon gate electrode, and the gate electrode of the MOS transistor passes through the edge of the gate width. and a second region other than the first region, the second region comprising a source and a drain. Impurities of the same polarity are introduced into the first region, and impurities of the opposite polarity to the impurities of the second region are introduced into the first region. A first implantation region corresponding to the first region is masked in a pre-doping step of doping impurities of the same polarity, and a reverse polarity implantation is performed after the gate etching step of doping impurities having a polarity opposite to that of the impurities doped in the pre-doping step. Compared to the gate electrode of the semiconductor device manufactured by masking the second implantation region corresponding to the second region and in contact with the first implantation region in the plantation process, the gate electrode of the MOS transistor is the first region. In the semiconductor device, the amount of diffusion of impurities from the second region into the semiconductor device is small.
上記のような構成によれば、参考例と比較して、ＭＯＳトランジスタのゲート電極は、第１領域への第２領域の不純物の拡散量が少ないこととすることができるため、第１領域の狭小化を抑制して、効果的にしきい値電圧の低下を抑制することが可能となる。なお、参考例とは、ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において第１領域に対応する第１注入領域をマスクし、ゲートエッチング工程後に行われ、プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において第２領域に対応し第１注入領域に接する第２注入領域をマスクして製造された半導体装置のゲート電極である。 According to the configuration as described above, compared with the reference example, the gate electrode of the MOS transistor can have a smaller amount of diffusion of the impurity of the second region into the first region. It is possible to suppress the narrowing and effectively suppress the decrease in the threshold voltage. In addition, the reference example is performed before the gate etching step, in which the first implantation region corresponding to the first region is masked in the pre-doping step of doping the polysilicon of the gate electrode with an impurity having the same polarity as that of the source/drain, and the gate etching is performed. A semiconductor device manufactured by masking a second implantation region corresponding to the second region and in contact with the first implantation region in a reverse polarity implantation step performed after the step and doping an impurity having a polarity opposite to that of the impurity doped in the pre-doping step. is the gate electrode of
上記半導体装置において、前記ＭＯＳトランジスタは、Ｎ型の高電圧ＭＯＳ構造であることとしてもよい。 In the above semiconductor device, the MOS transistor may have an N-type high voltage MOS structure.
上記のような構成によれば、Ｎ型の高電圧ＭＯＳ構造のトランジスタのしきい値電圧の低下を抑制することが可能となる。 According to the configuration as described above, it is possible to suppress the decrease in the threshold voltage of the N-type high-voltage MOS transistor.
上記半導体装置において、ＭＯＳトランジスタは、プレドープ工程におけるゲート電極をマスクする範囲が第１領域に対応する第１注入領域よりも広く設定されていることとしてもよい。 In the semiconductor device described above, the MOS transistor may be configured so that the range in which the gate electrode is masked in the pre-doping step is set wider than the first implantation region corresponding to the first region.
上記のような構成によれば、プレドープ工程におけるゲート電極をマスクする範囲が第１領域に対応する第１注入領域よりも広く設定されているため、より効果的に、第１領域への第２領域の不純物の拡散量を少なくして、しきい値電圧の低下を抑制することが可能となる。 According to the above configuration, since the range in which the gate electrode is masked in the pre-doping step is set wider than the first implantation region corresponding to the first region, the second implantation region to the first region is more effectively achieved. By reducing the amount of diffusion of impurities in the region, it is possible to suppress a decrease in threshold voltage.
上記半導体装置において、前記ＭＯＳトランジスタは、ソースドレイン領域に不純物をドープするソースドレイン形成工程前において、前記第１領域に対応する前記第１注入領域においてドープされた不純物と、前記第２領域に対応する前記第２注入領域においてドープされた不純物との間に所定の間隔が空いていることとしてもよい。 In the above semiconductor device, the MOS transistor includes impurities doped in the first implantation region corresponding to the first region and impurities doped in the second region before a source/drain forming step of doping the source/drain region with an impurity. A predetermined space may be provided between the impurity doped in the second implantation region.
上記のような構成によれば、ソースドレイン形成工程前において、第１注入領域においてドープされた不純物と、第２注入領域においてドープされた不純物との間に所定の間隔が空いているため、第１領域への第２領域の不純物の拡散量を少なくして、しきい値電圧の低下を抑制することが可能となる。 According to the above configuration, before the source/drain forming process, a predetermined gap is provided between the impurity doped in the first implantation region and the impurity doped in the second implantation region. It is possible to suppress a decrease in the threshold voltage by reducing the amount of diffusion of the impurity of the second region into one region.
本発明の第３態様は、シリコン基板の表面にポリシリコンを形成するポリシリコン形成工程と、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域よりも広い範囲がマスクされた状態で、前記ポリシリコンに対してソースドレインと同極性の不純物をドープするプレドープ工程と、前記ポリシリコンをエッチングしてゲート電極を形成するゲートエッチング工程と、エッチングされた前記ゲート電極に対して前記第１注入領域以外の領域である第２注入領域をマスクした状態で、前記第１注入領域に前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程と、を有する半導体装置の製造方法である。 A third aspect of the present invention includes a polysilicon forming step of forming polysilicon on the surface of a silicon substrate, and a polysilicon forming step corresponding to each end so as to pass through an extension line in the stacking direction passing through the end of the gate width. a pre-doping step of doping the polysilicon with an impurity having the same polarity as that of the source/drain in a state in which a region wider than the provided first implantation region is masked; and etching the polysilicon to form a gate electrode. a gate etching step, in a state in which a second implantation region, which is a region other than the first implantation region, is masked with respect to the etched gate electrode; and a reverse polarity implantation step of doping impurities of .
上記のような構成によれば、プレドープ工程において、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域よりも広い範囲がマスクされた状態で、ポリシリコンに対してソースドレインと同極性の不純物をドープし、逆極性インプランテーション工程において、エッチングされたゲート電極に対して第１注入領域以外の領域である第２注入領域をマスクした状態で、第１注入領域にプレドープ工程でドープした不純物と逆極性の不純物をドープする。このため、第１注入領域においてドープされた不純物と、第２注入領域においてドープされた不純物との間に所定の間隔が空いているため、第１領域の狭小化を抑制して、しきい値電圧の低下を抑制することが可能となる。 According to the above configuration, in the pre-doping step, a range wider than the first injection region provided corresponding to each end so as to pass through the extension line in the stacking direction passing through the end of the gate width is masked, the polysilicon is doped with an impurity of the same polarity as the source and drain, and in the opposite polarity implantation step, the etched gate electrode is subjected to a second implantation which is a region other than the first implantation region. While the region is masked, the first implantation region is doped with an impurity having a polarity opposite to that doped in the pre-doping step. Therefore, since a predetermined gap is provided between the impurity doped in the first implantation region and the impurity doped in the second implantation region, narrowing of the first region is suppressed and the threshold voltage is reduced. It becomes possible to suppress the voltage drop.
上記半導体装置の製造方法において、第１注入領域をマスクした状態で、第２注入領域に対してソースドレインと同極性の不純物をドープするソースドレイン形成工程を有することとしてもよい。 The method for manufacturing a semiconductor device may include a source/drain formation step of doping the second implantation region with an impurity having the same polarity as the source/drain while masking the first implantation region.
上記のような構成によれば、ソースドレイン形成工程において、第１注入領域への不純物のドープを阻止することができる。 According to the configuration as described above, doping of impurities into the first implantation region can be prevented in the source/drain forming step.
上記半導体装置の製造方法において、ソースドレイン形成工程の後に行われ、シリコン基板をアニールするアニール工程を有することとしてもよい。 The method for manufacturing a semiconductor device described above may include an annealing step of annealing the silicon substrate, which is performed after the source/drain forming step.
上記のような構成によれば、不純物をドープしたシリコン基板をアニーリングによって活性化させることができおる。 According to the above configuration, the impurity-doped silicon substrate can be activated by annealing.
本発明によれば、しきい値電圧の低下を抑制することができるという効果を奏する。 ADVANTAGE OF THE INVENTION According to this invention, it is effective in the ability to suppress the fall of a threshold voltage.
〔第１実施形態〕
以下に、本発明に係る半導体装置、及びその製造方法の第１実施形態について、図面を参照して説明する。
図１は、半導体装置１ａの平面図（Ｔｏｐ Ｖｉｅｗ）である。図２は、半導体装置１ａのＸ－Ｘ´断面図である。図３は、半導体装置１ａのＹ－Ｙ´断面図である。図１－図３に示すように、本実施形態に係る半導体装置１ａは、Ｐ型基板と、Ｐウェル（ＨＶＰＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤと、ゲート電極Ｇと、ＳＴＩと、活性領域（アクティブエリア）ＡＡとを有している。なお、図１－図３において、ゲート電極Ｇに、不純物の注入領域を示す第１注入領域ＡＩ１と第２注入領域ＡＩ２を表している。本実施形態では、第１ＭＯＳトランジスタとしてＨＶＮＭＯＳ（高電圧のＮＭＯＳ）を例として説明するが、他の構造のＭＯＳとしても良い。ＨＶＮＭＯＳとは、動作電圧が概して１８Ｖ以上の高電圧に分類されるＭＯＳトランジスタである。
[First Embodiment]
A first embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
FIG. 1 is a top view of the
Ｐ型基板には、後述するウェル等が形成されることによってＭＯＳ構造のトランジスタが形成される。 A transistor having a MOS structure is formed on the P-type substrate by forming a well and the like, which will be described later.
Ｐウェルは、Ｐ型基板に対して上側に設けられている。シリコン基板の表面に対して不純物がドープされることでウェルが形成される。例えばボロン等のＰ型の不純物をドープすることでＰウェルが形成される。 The P-well is provided on the upper side with respect to the P-type substrate. A well is formed by doping the surface of the silicon substrate with impurities. A P-well is formed by doping a P-type impurity such as boron.
ＬＤＤは、ソースドレインＳＤよりも不純物濃度の低い領域である。なお、ＬＤＤの不純物はソースドレインＳＤと同極性である。ＬＤＤは、ホットキャリアの発生を抑制し、しきい値電圧変化や電源耐圧劣化等を抑制している。 The LDD is a region with a lower impurity concentration than the source/drain SD. The impurity of LDD has the same polarity as that of source/drain SD. The LDD suppresses the generation of hot carriers, suppresses threshold voltage changes, power supply breakdown voltage deterioration, and the like.
ソースドレインＳＤは、トランジスタのソースドレインＳＤとして配置したい領域に不純物がドープされることによって形成される。例えば、Ｎ型の不純物がドープされることで、Ｎ型のソースドレインＳＤが形成される。 The source/drain SD is formed by doping an impurity in a region to be arranged as the source/drain SD of the transistor. For example, an N-type source/drain SD is formed by doping with an N-type impurity.
ゲート電極Ｇは、ポリシリコンのゲート電極Ｇにより構成されている。ゲート電極Ｇに対応してゲート長Ｌとゲート幅Ｗが設定されている。ゲート電極Ｇは、アニール工程後において、第１領域Ａ１と、第２領域Ａ２とが形成される。第１領域Ａ１及び第２領域Ａ２は、それぞれ対応する第１注入領域ＡＩ１及び第２注入領域ＡＩ２に不純物がドープされることによって形成される。第１注入領域ＡＩ１又は第２注入領域ＡＩ２にドープされた不純物はアニール工程によって拡散する場合があり、微視的には第１領域Ａ１と第１注入領域ＡＩ１（または第２領域Ａ２と第２注入領域ＡＩ２）とは等しくならない。このため、以下の説明では、不純物がドープされる領域を第１注入領域ＡＩ１又は第２注入領域ＡＩ２といい、アニーリング工程後における対応する領域を第１領域Ａ１及び第２領域Ａ２として説明を行う。 The gate electrode G is composed of a gate electrode G of polysilicon. A gate length L and a gate width W are set corresponding to the gate electrode G. FIG. The gate electrode G is formed with a first region A1 and a second region A2 after the annealing process. The first region A1 and the second region A2 are formed by doping impurities into the corresponding first implantation region AI1 and second implantation region AI2, respectively. Impurities doped in the first implanted region AI1 or the second implanted region AI2 may be diffused by the annealing process, and microscopically, the first region A1 and the first implanted region AI1 (or the second region A2 and the second region A2 may be diffused). not equal to the injection area AI2). Therefore, in the following description, the regions doped with impurities will be referred to as the first implantation region AI1 or the second implantation region AI2, and the corresponding regions after the annealing process will be referred to as the first region A1 and the second region A2. .
第１領域Ａ１は、第２領域Ａ２の不純物と反対極性の不純物が導入されている。後述するように、第２領域Ａ２は、Ｎ型の不純物によって構成されるため、第１領域Ａ１はＰ型の不純物によって構成される。後述するように、第１領域Ａ１は、第１注入領域ＡＩ１に不純物がドープされることによって形成される。 An impurity having a polarity opposite to that of the impurity in the second region A2 is introduced into the first region A1. As will be described later, the second region A2 is composed of N-type impurities, so the first region A1 is composed of P-type impurities. As will be described later, the first region A1 is formed by doping impurities into the first implantation region AI1.
また、第１領域Ａ１は、ゲート幅Ｗの端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられている。具体的には、ソースとドレインとを通過する直線に直交する方向（ゲート幅方向）にゲート幅Ｗが定義されている。そして、ゲート幅Ｗは、図３に示されるように、ゲート電極Ｇの直下のＰウェルにおいて、ＳＴＩで挟まれた幅となる。このため、ＳＴＩとＰウェルとの境界を端部として、ゲート幅Ｗが定義される。その上で、ゲート幅Ｗの端部を通過する積層方向の延長線を仮想的に想定すると、ゲート電極Ｇにおいて、該延長線が通過する位置に第１領域Ａ１が定義される。具体的には第１領域Ａ１は、該延長線が通過するようにゲート電極Ｇに設けられている。このようにすることで、第１領域Ａ１は、ゲート電極Ｇにおいてゲート幅Ｗの端部に近い位置に設けられることとなる。なお、第１注入領域ＡＩ１についても同様に延長線が通過する位置に設定されている。 In addition, the first regions A1 are provided corresponding to the respective ends so as to pass through extension lines in the stacking direction that pass through the ends of the gate width W. As shown in FIG. Specifically, the gate width W is defined in a direction (gate width direction) orthogonal to a straight line passing through the source and the drain. The gate width W, as shown in FIG. 3, is the width sandwiched between the STIs in the P-well immediately below the gate electrode G. As shown in FIG. Therefore, the gate width W is defined with the boundary between the STI and P-well as the end. In addition, assuming a hypothetical extension line in the stacking direction that passes through the end of the gate width W, the first region A1 is defined in the gate electrode G at a position through which the extension line passes. Specifically, the first region A1 is provided in the gate electrode G so that the extension line passes through. By doing so, the first region A1 is provided at a position near the end of the gate width W in the gate electrode G. As shown in FIG. The first implantation area AI1 is also set at a position through which the extension line passes.
第２領域Ａ２は、ソースドレインＳＤと同極性の不純物が導入されている。具体的には、第２領域Ａ２は、Ｎ型の不純物によって構成されている。そして、第２領域Ａ２は、ゲート電極Ｇにおいて、第１領域Ａ１以外の領域となる。後述するように、第２領域Ａ２は、第２注入領域ＡＩ２に不純物がドープされることによって形成される。 An impurity having the same polarity as that of the source/drain SD is introduced into the second region A2. Specifically, the second region A2 is composed of N-type impurities. Then, the second region A2 becomes a region of the gate electrode G other than the first region A1. As will be described later, the second region A2 is formed by doping impurities into the second implantation region AI2.
なお、ゲート電極Ｇは、Ｐ型のＭＯＳ構造のゲート電極ＧとＮ型のＭＯＳ構造のゲート電極Ｇとがカップリングした構造でない。すなわち、本実施形態におけるＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）はカップリング構造ではない。 The gate electrode G does not have a structure in which the gate electrode G having the P-type MOS structure and the gate electrode G having the N-type MOS structure are coupled. That is, the HVNMOS (first MOS transistor) in this embodiment does not have a coupling structure.
ＳＴＩは、例えばＣＶＤ法によって、溝をシリコン酸化膜で埋めることで形成される。 The STI is formed by filling the trench with a silicon oxide film by, for example, CVD.
半導体装置１ａには、上記のようなＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）の他にもＭＯＳ構造のトランジスタ（第２ＭＯＳトランジスタ）が混載される。
In addition to the HVNMOS (first MOS transistor) as described above, the
他のＭＯＳ構造のトランジスタは、例えば図４及び図５に示すようなＬＶＮＭＯＳ（低電圧のＮＭＯＳ）である。図４ではＬＶＮＭＯＳの平面図（Ｔｏｐ Ｖｉｅｗ）である。図５は、ＬＶＮＭＯＳのＺ－Ｚ´断面図である。ＬＶＮＭＯＳとは、動作電圧が概して４Ｖ以下の低電圧に分類されるＭＯＳトランジスタである。ＬＶＮＭＯＳは、図４及び図５に示すように、Ｐ型基板と、Ｐウェル（ＬＶＰＷＥＬＬ）と、ＬＤＤａ（エクステンション）と、ソースドレインＳＤａと、ゲート電極Ｇａと、ＳＴＩと、活性領域（アクティブエリア）ＡＡａとを有している。特にゲート電極Ｇａは、ソースドレインＳＤａと同極性の不純物が導入される。また、ＬＶＮＭＯＳでは、図４の平面図のＬＤＤａと、活性領域ＡＡａからゲート電極Ｇａを除いた領域との重複領域が、図５の断面図におけるＬＤＤａを構成している。そして、図４の平面図におけるソースドレインＳＤａと、活性領域ＡＡａからゲート電極Ｇａを除いた領域との重複領域、かつサイドウォールＳＷの下以外が、図５の断面図におけるソースドレインＳＤａを構成している。すなわち、断面図におけるＬＤＤａは、平面図としてみたときに活性領域ＡＡａ内かつゲート電極Ｇａ以外に形成され、断面図におけるソースドレインＳＤａは、平面図としてみたときに活性領域ＡＡａ内かつゲート電極Ｇａ及びサイドウォールＳＷ以外に形成される。 Another MOS structure transistor is LVNMOS (low voltage NMOS), for example as shown in FIGS. FIG. 4 is a plan view (top view) of the LVNMOS. FIG. 5 is a ZZ' sectional view of the LVNMOS. LVNMOS is a MOS transistor whose operating voltage is generally categorized as low voltage of 4V or less. LVNMOS, as shown in FIGS. 4 and 5, includes a P-type substrate, a P-well (LVPWELL), LDDa (extension), a source/drain SDa, a gate electrode Ga, an STI, and an active area. AAa. In particular, an impurity having the same polarity as that of the source/drain SDa is introduced into the gate electrode Ga. In addition, in the LVNMOS, the overlapping region of the LDDa in the plan view of FIG. 4 and the region obtained by excluding the gate electrode Ga from the active region AAa constitutes the LDDa in the cross-sectional view of FIG. The source/drain SDa in the plan view of FIG. 4 and the overlapping region of the active region AAa excluding the gate electrode Ga and the portion other than under the sidewall SW constitute the source/drain SDa in the cross-sectional view of FIG. ing. That is, LDDa in the cross-sectional view is formed within the active region AAa and outside the gate electrode Ga when viewed in plan view, and the source/drain SDa in the cross-sectional view is formed within the active region AAa and outside the gate electrode Ga and Ga when viewed in plan view. It is formed outside the sidewall SW.
ＨＶＮＭＯＳとＬＶＮＭＯＳとは、同じＰ型基板に対して形成されている。後述するように、ＨＶＮＭＯＳには、プレドープによってゲート電極Ｇのエッチング前に不純物導入が行われない。このため、ＨＶＮＭＯＳにおいて、第２領域Ａ２の不純物の拡散による第１領域Ａ１の狭小化を抑制して、しきい値電圧の低下を抑制する。 HVNMOS and LVNMOS are formed on the same P-type substrate. As will be described later, impurities are not introduced into the HVNMOS by pre-doping before the gate electrode G is etched. Therefore, in the HVNMOS, narrowing of the first region A1 due to diffusion of impurities in the second region A2 is suppressed, thereby suppressing a decrease in threshold voltage.
換言すると、ＨＶＮＭＯＳ（第２領域Ａ２）にはプレドープによる不純物が導入されないため、第２領域Ａ２の不純物の濃度は、ＬＶＮＭＯＳのゲート電極Ｇａの不純物の濃度よりも低い。 In other words, since impurities are not introduced by pre-doping into the HVNMOS (second region A2), the impurity concentration of the second region A2 is lower than the impurity concentration of the gate electrode Ga of the LVNMOS.
次に、本実施形態における半導体装置１ａの製造方法（プロセスフロー）の一例について図面を参照して説明する。
図６から図１３は、半導体装置１ａの各製造工程を示した図である。なお、各図においては左側にＬＶＮＭＯＳ（第２ＭＯＳトランジスタ）を形成し、右側にＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）を形成する場合を示している。なお、ＬＶＮＭＯＳは、図４におけるＺ－Ｚ´断面（ゲート幅方向に直交する断面）を示しており、ＨＶＮＭＯＳは、図１におけるＹ－Ｙ´断面（ゲート幅方向に平行な断面）を示している。図６から図１３の各工程では、それぞれ第１工程から第８工程の各工程を示している。
Next, an example of a method (process flow) for manufacturing the
6 to 13 are diagrams showing each manufacturing process of the
図６の第１工程では、シリコン基板上のＳＴＩを形成しない部分にレジストパターンを形成し、エッチング処理を行うことによって溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンは除去される。そして、ＣＶＤ法等が用いられ、シリコン酸化膜を形成し、形成した溝が埋められる。溝に形成されたシリコン酸化膜はＳＴＩとなる。そして、シリコン基板の表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。 In the first step of FIG. 6, a resist pattern is formed on a portion of the silicon substrate where the STI is not formed, and a trench is dug by performing an etching process. After completing the formation of the grooves, the resist pattern is removed. Then, using the CVD method or the like, a silicon oxide film is formed to fill the formed trench. The silicon oxide film formed in the trench becomes STI. Then, the surface of the silicon substrate is polished or the like to leave the silicon oxide film only in the grooves and remove the other silicon oxide films.
また、第１工程では、シリコン基板の表面に対して不純物をドープしてウェルを形成する。例えばボロン等の不純物をドープすることでＰウェルを形成する。具体的には、ＬＶＮＭＯＳに対してＬＶＰＷＥＬＬが形成され、ＨＶＮＭＯＳに対してＨＶＰＷＥＬＬが形成される。 In the first step, the surface of the silicon substrate is doped with impurities to form wells. For example, the P-well is formed by doping an impurity such as boron. Specifically, an LVPWELL is formed for LVNMOS, and an HVPWELL is formed for HVNMOS.
また、第１工程では、シリコン基板の表面においてシリコン酸化膜（絶縁膜）Ｇｏｘを形成する。ＨＶＮＭＯＳの方が高電圧仕様であるため、シリコン酸化膜Ｇｏｘは、ＨＶＮＭＯＳの方が厚く形成される。 In the first step, a silicon oxide film (insulating film) Gox is formed on the surface of the silicon substrate. Since the HVNMOS has a higher voltage specification, the silicon oxide film Gox is formed thicker in the HVNMOS.
図７の第２工程（ポリシリコン形成工程）では、ゲート電極ＧのポリシリコンＰｏｌｙをシリコン酸化膜Ｇｏｘの上に形成する。このようにして、シリコン基板の表面にポリシリコンＰｏｌｙを形成する。 In the second step (polysilicon forming step) of FIG. 7, polysilicon Poly of the gate electrode G is formed on the silicon oxide film Gox. Thus, polysilicon Poly is formed on the surface of the silicon substrate.
図８の第３工程では、プレドープ工程である。プレドープとは、ゲートエッチングの前段階において、ポリシリコンに不純物をドープする工程である。ドープする不純物は、ソースドレインＳＤと同極性の不純物である。すなわちＮＭＯＳの場合にはＮ型の不純物がドープされることとなる。プレドープ工程では、インプラント条件は例えばリン（Ｐ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上６×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。このように、プレドープ工程においてドープする不純物はリンであるため、後述するようにアニール工程において拡散が生じる。 The third step in FIG. 8 is a pre-doping step. Pre-doping is a process of doping polysilicon with impurities before gate etching. The doping impurity has the same polarity as the source/drain SD. That is, in the case of NMOS, N-type impurities are doped. In the pre-doping step, the implant condition is, for example, about 1×10̂15 [atoms/cm̂2] or more and 6×10̂15 [atoms/cm̂2] or less for phosphorus (P). As described above, since the impurity to be doped in the pre-doping step is phosphorus, diffusion occurs in the annealing step as described later.
プレドープ工程では、ＨＶＮＭＯＳに対する不純物のドープはブロックされる。すなわち、ＨＶＮＭＯＳに対してはレジストパターンＬ１が形成され、プレドープのための不純物は、ＨＶＮＭＯＳのポリシリコンにはドープされない。つまり、プレドープ工程においては、ヒ素よりも拡散係数が高い（熱による拡散距離が大きい）不純物のドープがブロックされる。一方で、ＬＶＮＭＯＳに対しては、プレドープのための不純物がドープされる。 In the pre-doping step, doping of impurities to the HVNMOS is blocked. That is, a resist pattern L1 is formed for the HVNMOS, and the impurity for pre-doping is not doped into the polysilicon of the HVNMOS. That is, in the pre-doping step, doping of impurities having a higher diffusion coefficient (a larger thermal diffusion distance) than arsenic is blocked. On the other hand, the LVNMOS is doped with impurities for pre-doping.
図９の第４工程では、ゲートエッチング工程である。すなわち、シリコン基板の表面に形成されたポリシリコンを、ゲート設計値（設計寸法）に基づいてエッチングし、ゲート電極Ｇを成形する。 The fourth step in FIG. 9 is a gate etching step. That is, the polysilicon formed on the surface of the silicon substrate is etched based on the gate design values (design dimensions), and the gate electrode G is formed.
図１０の第５工程では、ＬＶＮＭＯＳに対してエクステンション（低濃度不純物ドレイン）ＬＤＤａが形成される。具体的には、リンやヒ素等の不純物が注入されＮＬＤＤが形成される。 In the fifth step in FIG. 10, an extension (lightly doped drain) LDDa is formed for the LVNMOS. Specifically, an impurity such as phosphorus or arsenic is implanted to form the NLDD.
また、第５工程では、ゲート電極Ｇに対してサイドウォールＳＷも形成される。 Moreover, in the fifth step, sidewalls SW are also formed for the gate electrode G. As shown in FIG.
図１１の第６工程（逆極性インプランテーション工程）では、第１領域Ａ１に対応する第１注入領域ＡＩ１に対して不純物がドープされる。第６工程では、ＬＶＮＭＯＳはレジストパターンＬ２でマスクされる。また、ＨＶＮＭＯＳについても、第１領域Ａ１を形成する第１注入領域ＡＩ１以外の領域はレジストパターンＬ２でマスクされる。このようなマスク状態において、Ｐ型の不純物が第１注入領域ＡＩ１に対してドープされる。これによって、ＨＶＮＭＯＳのゲート電極Ｇにおける第１注入領域ＡＩ１にＰ型の不純物が注入され、アニール工程後に第１領域Ａ１となる。逆極性インプランテーション工程（インプランテーション工程）では、インプラント条件は例えばボロン（またはほう素ジフルオリド）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。 In the sixth step (reverse polarity implantation step) of FIG. 11, impurities are doped into the first implantation region AI1 corresponding to the first region A1. In a sixth step, the LVNMOS is masked with a resist pattern L2. Also, for the HVNMOS, the regions other than the first implantation region AI1 forming the first region A1 are masked with a resist pattern L2. In such a mask state, the first implantation region AI1 is doped with a P-type impurity. As a result, the P-type impurity is implanted into the first implanted region AI1 in the gate electrode G of the HVNMOS, and becomes the first region A1 after the annealing process. In the reverse polarity implantation step (implantation step), the implant conditions are, for example, boron (or boron difluoride) of 1×10^15 [atoms/cm^2] or more and 5×10^15 [atoms/cm^2] or less. to some extent.
図１２の第７工程（ソースドレイン形成工程）では、ソースドレインＳＤが形成される。具体的には、Ｎ型の不純物が注入されることによって、ソースドレインＳＤが形成される。なお、ＨＶＮＭＯＳにおける第１注入領域ＡＩ１には不純物が注入されないようにレジストパターンＬ３が形成されている。このためＨＶＮＭＯＳの第１注入領域ＡＩ１以外の領域であるＬＶＮＭＯＳのゲート電極ＧａやＨＶＮＭＯＳのゲート電極Ｇの第２注入領域ＡＩ２等にはＮ型の不純物がドープされる。ソースドレイン形成工程では、インプラント条件は例えばヒ素（Ａｓ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。 In the seventh step (source/drain formation step) in FIG. 12, the source/drain SD is formed. Specifically, the source/drain SD is formed by implanting an N-type impurity. A resist pattern L3 is formed to prevent impurities from being implanted into the first implantation region AI1 in the HVNMOS. Therefore, the gate electrode Ga of the LVNMOS, the second implantation region AI2 of the gate electrode G of the HVNMOS, etc., which are regions other than the first implantation region AI1 of the HVNMOS, are doped with N-type impurities. In the source/drain forming process, the implant condition is, for example, about 1×10̂15 [atoms/cm̂2] or more and 5×10̂15 [atoms/cm̂2] or less for arsenic (As).
図１３の第８工程では、ソースドレイン形成工程の後に行われ、シリコン基板をアニールする（アニール工程）。このようにアニーリングが行われることによって、シリコン基板が活性化及び安定化させる。 In the eighth step of FIG. 13, the silicon substrate is annealed after the source/drain forming step (annealing step). Such annealing activates and stabilizes the silicon substrate.
このようにして、半導体装置１ａは製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。
Thus, the
上記のように各工程が実行されることによって、図１のようにＨＶＮＭＯＳが形成される。ここで、ＨＶＮＭＯＳは、プレドープの工程において不純物（Ｐ）の注入が行われない。このため、アニール工程においても第２注入領域ＡＩ２のＮ型の不純物（プレドープ工程における不純物）が第１注入領域ＡＩ１へ拡散侵入して、第１領域Ａ１がゲート幅方向（ソースとドレインを通過する直線に垂直な方向）において縮小してしまうことを抑制することができる。このため、第１領域Ａ１のサイズを十分に設定することができ、しきい値の低下減少が抑制される。なお、ソースドレイン形成工程でドープしているヒ素は、リンと比較して拡散量が小さい。換言すると、ヒ素と比較してリンは拡散係数が高い。このため、ＨＶＮＭＯＳのゲート電極Ｇの第２注入領域ＡＩ２へはＮ型の不純物であるヒ素がドープされるが、アニール工程が行われても第１注入領域ＡＩ１への拡散侵入は少ない。 HVNMOS is formed as shown in FIG. 1 by executing each process as described above. Here, the HVNMOS is not implanted with impurities (P) in the pre-doping process. Therefore, even in the annealing step, the N-type impurities in the second implantation region AI2 (impurities in the pre-doping step) diffuse into the first implantation region AI1, and the first region A1 extends in the gate width direction (passing through the source and drain). shrinkage in the direction perpendicular to the straight line). Therefore, the size of the first area A1 can be sufficiently set, and the reduction of the threshold is suppressed. Arsenic, which is doped in the source/drain forming process, has a smaller diffusion amount than phosphorus. In other words, phosphorus has a higher diffusion coefficient compared to arsenic. Therefore, although the second implantation region AI2 of the gate electrode G of the HVNMOS is doped with arsenic, which is an N-type impurity, the arsenic does not diffuse into the first implantation region AI1 even if the annealing process is performed.
次に、本実施形態における半導体装置１ａの効果について図面を参照して説明する。図１４は、ドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇカーブ）を示す図である。図１４は、ＨＶＮＭＯＳにプレドープにおいて不純物を導入した場合を参考例としている。図１４では、参考例の特性をＰｅｘとして示し、本実施形態のＨＶＮＭＯＳの特性をＰ１として示している。そして、しきい値は、所定のドレイン電流を得るためのゲート電圧として定義されるため、図１４では、所定のドレイン電流をＩ１として、Ｐｅｘに対応するしきい値電圧をＶｅとして示し、Ｐ１に対応するしきい値電圧をＶ１として示している。
Next, the effects of the
参考例では、Ｐｅｘとして表されるように、キンク現象が発生してしきい値電圧（図１４のＶｅ）が低下している。これは、プレドープした不純物が第１領域Ａ１へ侵食して第１領域Ａ１が狭小化したためである。これに対して、本実施形態におけるＨＶＮＭＯＳでは、キンク現象が抑制され、しきい値電圧（図１４のＶ１）の低下が改善されている。このため、ＨＶＮＭＯＳとして適切なしきい値が設定される。 In the reference example, as represented by Pex, a kink phenomenon occurs and the threshold voltage (Ve in FIG. 14) is lowered. This is because the pre-doped impurity erodes the first region A1 and narrows the first region A1. On the other hand, in the HVNMOS of this embodiment, the kink phenomenon is suppressed and the drop in the threshold voltage (V1 in FIG. 14) is improved. Therefore, an appropriate threshold value is set for the HVNMOS.
以上説明したように、本実施形態に係る半導体装置、及びその製造方法によれば、極性の等しいＨＶＮＭＯＳとＬＶＮＭＯＳとが混載されており、ＨＶＮＭＯＳのゲート電極Ｇａは、ゲート幅Ｗの端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域Ａ１と、第１領域Ａ１以外の第２領域Ａ２とを有しており、ＬＶＮＭＯＳは、ソースドレインＳＤと同極性の不純物が導入されたポリシリコンのゲート電極Ｇａを備えている。そして、第２領域Ａ２の不純物の濃度は、ＬＶＮＭＯＳのゲート電極Ｇａの不純物の濃度よりも低くされている。このため、第１領域Ａ１が、第２領域Ａ２の不純物の拡散によって狭小化することを抑制することが可能となる。このため、ＨＶＮＭＯＳにおけるしきい値電圧の低下を抑制することができる。 As described above, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, HVNMOS and LVNMOS having the same polarity are mixed, and the gate electrode Ga of the HVNMOS passes through the end of the gate width W. The LVNMOS has a first region A1 provided corresponding to each end so as to pass through an extension line in the stacking direction, and a second region A2 other than the first region A1. It has a polysilicon gate electrode Ga into which an impurity having the same polarity as that of SD is introduced. The impurity concentration of the second region A2 is set lower than the impurity concentration of the gate electrode Ga of the LVNMOS. Therefore, it is possible to suppress narrowing of the first region A1 due to diffusion of impurities in the second region A2. Therefore, it is possible to suppress a decrease in the threshold voltage of the HVNMOS.
〔第２実施形態〕
次に、本発明の第２実施形態に係る半導体装置、及びその製造方法について説明する。
本実施形態では、第１実施形態と異なる方法でしきい値電圧の低下を抑制する場合について説明する。以下、本実施形態に係る半導体装置、及びその製造方法について、第１実施形態と異なる点について主に説明する。
[Second embodiment]
Next, a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention will be described.
In this embodiment, a case of suppressing a decrease in threshold voltage by a method different from that of the first embodiment will be described. In the following, the semiconductor device and the method of manufacturing the same according to this embodiment will be mainly described with respect to the differences from the first embodiment.
図１５は、半導体装置１ｂの平面図である。図１６は、図１５の半導体装置１ｂのＸ－Ｘ´断面図である。図１７は、図１５の半導体装置１ｂのＹ－Ｙ´断面図である。なお、本実施形態における半導体装置１ｂ（ＨＶＮＭＯＳ）の構成は、第１実施形態のＨＶＮＭＯＳの構成と基本的に等しいである。図１５－図１７に示すように、第１実施形態と同様に、Ｐ型基板と、Ｐウェル（ＨＶＰＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤと、ゲート電極Ｇと、ＳＴＩと、活性領域（アクティブエリア）ＡＡとを有している。そして、図１５－図１７において、ゲート電極Ｇに、不純物の注入領域を示す第１注入領域ＡＩ１と第２注入領域ＡＩ２を表している。後述するように、本実施形態では、第１注入領域ＡＩ１と、プレドープ工程において第２注入領域ＡＩ２へ注入される不純物との間にはスペース（図１５のＳ）が設けられる。本実施形態では、ＨＶＮＭＯＳ（高電圧のＮＭＯＳ構造）を例として説明するが、他の構造のＭＯＳとしても良い。
FIG. 15 is a plan view of the
ゲート電極Ｇは、アニール工程後において、第１領域Ａ１と、第２領域Ａ２とが形成される。第１領域Ａ１及び第２領域Ａ２は、それぞれ対応する第１注入領域ＡＩ１及び第２注入領域ＡＩ２に不純物がドープされることによって形成される。第２注入領域ＡＩ２には、ソースドレインＳＤと同極性の不純物であるＮ型の不純物がドープされる。第１注入領域ＡＩ１には、第２注入領域ＡＩ２と反対極性の不純物がドープされている。 The gate electrode G is formed with a first region A1 and a second region A2 after the annealing process. The first region A1 and the second region A2 are formed by doping impurities into the corresponding first implantation region AI1 and second implantation region AI2, respectively. The second implantation region AI2 is doped with N-type impurities having the same polarity as the source/drain SD. The first implantation region AI1 is doped with an impurity having a polarity opposite to that of the second implantation region AI2.
ゲート電極Ｇにおいて注入された不純物はアニール工程において拡散する。特に、プレドープにおいてドープされるＮ型の不純物は濃度が高く、アニール工程において拡散する。すなわち、第２注入領域ＡＩ２におけるＮ型の不純物が第１注入領域ＡＩ１側へ拡散することとなる。拡散量が多いと第１領域Ａ１が狭小化し、しきい値電圧の低下を招く可能性もある。このため、第１注入領域ＡＩ１及び第２注入領域ＡＩ２にドープされる不純物は、拡散を考慮して注入範囲が設定される。 The impurities implanted in the gate electrode G are diffused in the annealing process. In particular, the N-type impurity doped in pre-doping has a high concentration and diffuses in the annealing process. That is, the N-type impurity in the second implantation region AI2 diffuses toward the first implantation region AI1. If the amount of diffusion is large, the first region A1 becomes narrow, which may lead to a decrease in threshold voltage. Therefore, the implantation range of the impurity to be doped into the first implantation region AI1 and the second implantation region AI2 is set in consideration of the diffusion.
具体的には、プレドープ工程におけるゲート電極Ｇをマスクする範囲が第１注入領域ＡＩ１よりも広く設定されている。これによって、ソースドレイン形成工程前（すなわちアニール工程前）において、第１注入領域ＡＩ１においてドープされた不純物と、第２注入領域ＡＩ２においてドープされた不純物との間に所定の間隔（スペース領域Ｓ）が空いていることとなる。これによって、アニーリングを行っても、第２注入領域ＡＩ２におけるＮ型の不純物が第１注入領域ＡＩ１に拡散することを抑制する。 Specifically, the range in which the gate electrode G is masked in the pre-doping process is set wider than the first implantation region AI1. As a result, before the source/drain forming process (that is, before the annealing process), a predetermined space (space region S) is formed between the impurity doped in the first implantation region AI1 and the impurity doped in the second implantation region AI2. is vacant. As a result, even if annealing is performed, diffusion of the N-type impurity in the second implantation region AI2 into the first implantation region AI1 is suppressed.
すなわち、本実施形態におけるＨＶＮＭＯＳのゲート電極Ｇは、参考例（詳細は後述）のプロセスで製造した場合と比較して、第１領域Ａ１への第２領域Ａ２の不純物の拡散量が少ないこととなる。 That is, the gate electrode G of the HVNMOS in this embodiment has a smaller amount of diffusion of impurities from the second region A2 into the first region A1 than when manufactured by the process of the reference example (details will be described later). Become.
参考例とは、プレドープにおける不純物の注入範囲と逆極性インプランテーション工程における不純物の注入範囲とが接している場合である。具体的には、参考例とは、ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において第１注入領域ＡＩ１をマスクし、ゲートエッチング工程後に行われ、プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において第１注入領域ＡＩ１に接する第２注入領域ＡＩ２をマスクして製造する場合である。なお、本実施形態における半導体装置１ｂの製造方法（プロセスフロー）と、参考例における半導体の製造方法とは、等しい各工程（マスクは異なる）が行われ、各工程におけるインプラント条件（不純物注入条件）は等しいとする。なお、インプラント条件とは、インプラントを行う不純物の濃度条件である。
A reference example is a case where the impurity implantation range in the pre-doping and the impurity implantation range in the reverse polarity implantation process are in contact with each other. Specifically, in the reference example, the first implantation region AI1 is masked in the pre-doping step of doping the polysilicon of the gate electrode with an impurity having the same polarity as the source/drain, which is performed before the gate etching step. In this case, the second implantation region AI2 in contact with the first implantation region AI1 is masked in the reverse polarity implantation step of doping the impurity having the polarity opposite to that of the impurity doped in the pre-doping step. The method (process flow) for manufacturing the
このように、第１領域Ａ１へ拡散する反対極性の不純物の拡散量を抑制することができるため、第１領域Ａ１の狭小化を抑制することができる。第１領域Ａ１が適切に形成されることによって、しきい値電圧の低下が抑制される。 In this way, it is possible to suppress the diffusion amount of the impurity of the opposite polarity diffusing into the first region A1, thereby suppressing the narrowing of the first region A1. Proper formation of the first region A1 suppresses a decrease in threshold voltage.
ＳＴＩは、例えばＣＶＤ法によって、溝をシリコン酸化膜で埋めることで形成される。 The STI is formed by filling the trench with a silicon oxide film by, for example, CVD.
半導体装置１ｂには、上記のような ＨＶＮＭＯＳ（第１ＭＯＳトランジスタ）の他にもＭＯＳ構造のトランジスタ（第２ＭＯＳトランジスタ）が混載されることとしてもよい。具体的には、半導体装置１ｂには、図４－図５に示すＬＶＮＭＯＳが混載されることとしてもよい。
The
次に、本実施形態における半導体装置１ｂの製造方法（プロセスフロー）の一例について図面を参照して説明する。
図１８から図２５は、半導体装置１ｂの各製造工程を示した図である。なお、各図においては左側にＬＶＮＭＯＳを形成し、右側にＨＶＮＭＯＳを形成する場合を示している。図１８から図２５の各工程では、第１工程から第８工程の各工程を示している。
Next, an example of a method (process flow) for manufacturing the
18 to 25 are diagrams showing each manufacturing process of the
図１８の第１工程では、シリコン基板上にＳＴＩを形成しない部分にレジストパターンを形成し、エッチング処理を行うことによって溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンは除去される。そして、ＣＶＤ法等が用いられ、シリコン酸化膜を形成し、形成した溝が埋められる。溝に形成されたシリコン酸化膜はＳＴＩとなる。そして、シリコン基板の表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。 In the first step of FIG. 18, a resist pattern is formed on a portion of the silicon substrate where no STI is to be formed, and an etching process is performed to dig trenches. After completing the formation of the grooves, the resist pattern is removed. Then, using the CVD method or the like, a silicon oxide film is formed to fill the formed trench. The silicon oxide film formed in the trench becomes STI. Then, the surface of the silicon substrate is polished or the like to leave the silicon oxide film only in the grooves and remove the other silicon oxide films.
また、第１工程では、シリコン基板の表面に対して不純物をドープしてウェルを形成する。例えばボロン等の不純物をドープすることでＰウェルを形成する。具体的には、ＬＶＮＭＯＳに対してＬＶＰＷＥＬＬが形成され、ＨＶＮＭＯＳに対してＨＶＰＷＥＬＬが形成される。 In the first step, the surface of the silicon substrate is doped with impurities to form wells. For example, the P-well is formed by doping an impurity such as boron. Specifically, an LVPWELL is formed for LVNMOS, and an HVPWELL is formed for HVNMOS.
また、第１工程では、シリコン基板の表面においてシリコン酸化膜（絶縁膜）Ｇｏｘを形成する。ＨＶＮＭＯＳの方が高電圧仕様であるため、シリコン酸化膜Ｇｏｘは、ＨＶＮＭＯＳの方が厚く形成される。 In the first step, a silicon oxide film (insulating film) Gox is formed on the surface of the silicon substrate. Since the HVNMOS has a higher voltage specification, the silicon oxide film Gox is formed thicker in the HVNMOS.
図１９の第２工程（ポリシリコン形成工程）では、ゲート電極ＧのポリシリコンＰｏｌｙをシリコン酸化膜Ｇｏｘの上に形成する。このようにして、シリコン基板の表面にポリシリコンＰｏｌｙを形成する。 In the second step (polysilicon formation step) of FIG. 19, polysilicon Poly of the gate electrode G is formed on the silicon oxide film Gox. Thus, polysilicon Poly is formed on the surface of the silicon substrate.
図２０の第３工程では、プレドープ工程である。プレドープとは、ゲートエッチングの前段階において、ポリシリコンに不純物をドープする工程である。ドープする不純物は、ソースドレインＳＤと同極性の不純物である。すなわちＮＭＯＳの場合にはＮ型の不純物がドープされることとなる。プレドープ工程では、インプラント条件は例えばリン（Ｐ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上６×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。このように、プレドープ工程においてドープする不純物はリンであるため、後述するようにアニール工程において拡散が生じる。 The third step in FIG. 20 is a pre-doping step. Pre-doping is a process of doping polysilicon with impurities before gate etching. The doping impurity has the same polarity as the source/drain SD. That is, in the case of NMOS, N-type impurities are doped. In the pre-doping step, the implant condition is, for example, about 1×10̂15 [atoms/cm̂2] or more and 6×10̂15 [atoms/cm̂2] or less for phosphorus (P). As described above, since the impurity to be doped in the pre-doping step is phosphorus, diffusion occurs in the annealing step as described later.
プレドープ工程では、第１注入領域ＡＩ１よりも広い範囲がレジストパターンＬ４でマスクされた状態で、ポリシリコンに対してソースドレインＳＤと同極性の不純物をドープする。このようにすることによって、第１注入領域ＡＩ１よりも広い範囲において不純物のドープがされない。換言すると、ゲート電極Ｇにおいて、第１注入領域ＡＩ１を含み、第１注入領域ＡＩ１からゲート幅方向において所定のスペース領域Ｓを有する領域（マスク範囲）へはプレドープにおける不純物はドープされない。つまり、プレドープ工程においては、ヒ素よりも拡散係数が高い（熱による拡散距離が大きい）不純物が第１注入領域に対してスペース領域Ｓを空けてドープされることとなる。 In the pre-doping step, polysilicon is doped with an impurity having the same polarity as the source/drain SD while a region wider than the first implantation region AI1 is masked with a resist pattern L4. By doing so, impurity doping is not performed in a range wider than the first implantation region AI1. In other words, in the gate electrode G, a region (mask range) including the first implantation region AI1 and having a predetermined space region S in the gate width direction from the first implantation region AI1 is not doped with impurities in the pre-doping. That is, in the pre-doping step, an impurity having a higher diffusion coefficient (a larger thermal diffusion distance) than arsenic is doped with a space region S left in the first implantation region.
図２１の第４工程では、ゲートエッチング工程である。すなわち、シリコン基板の表面に形成されたポリシリコンを、ゲート設計値（設計寸法）に基づいてエッチングし、ゲート電極Ｇを成形する。 The fourth step in FIG. 21 is a gate etching step. That is, the polysilicon formed on the surface of the silicon substrate is etched based on the gate design values (design dimensions), and the gate electrode G is formed.
図２２の第５工程では、ＬＶＮＭＯＳに対してエクステンション（低濃度不純物ドレイン）ＬＤＤａが形成される。具体的には、リンやヒ素等の不純物が注入されＮＬＤＤが形成される。 In the fifth step in FIG. 22, an extension (lightly doped drain) LDDa is formed for the LVNMOS. Specifically, an impurity such as phosphorus or arsenic is implanted to form the NLDD.
また、第５工程では、ゲート電極Ｇに対してサイドウォールＳＷも形成される。 Moreover, in the fifth step, sidewalls SW are also formed for the gate electrode G. As shown in FIG.
図２３の第６工程（逆極性インプランテーション工程）では、第１注入領域ＡＩ１に不純物がドープされる。第６工程では、ＬＶＮＭＯＳはレジストパターンＬ２でマスクされる。また、ＨＶＮＭＯＳについても、第１領域Ａ１を形成する第１注入領域ＡＩ１以外の領域である第２注入領域ＡＩ２はレジストパターンＬ２でマスクされる。このようなマスク状態において、プレドープ工程でドープした不純物と逆極性であるＰ型の不純物がドープされる。これによって、ＨＶＮＭＯＳのゲート電極Ｇにおける第１注入領域ＡＩ１にＰ型の不純物が注入され、第１領域Ａ１が形成される。逆極性インプランテーション工程では、インプラント条件は例えばボロン（またはほう素ジフルオリド）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。 In the sixth step (reverse polarity implantation step) of FIG. 23, impurities are doped into the first implantation region AI1. In a sixth step, the LVNMOS is masked with a resist pattern L2. Also, for the HVNMOS, the second implantation area AI2, which is an area other than the first implantation area AI1 forming the first area A1, is masked with the resist pattern L2. In such a mask state, a P-type impurity having a polarity opposite to that of the impurity doped in the pre-doping step is doped. As a result, a P-type impurity is implanted into the first implantation region AI1 in the gate electrode G of the HVNMOS to form the first region A1. In the reverse polarity implantation process, the implant condition is, for example, about 1×10 15 [atoms/cm 2 ] or more and 5×10 15 [atoms/cm 2 ] or less for boron (or boron difluoride).
このように第６工程が実行されると、ゲート電極Ｇには、プレドープ工程におけるＮ型の不純物と、逆極性インプランテーション工程におけるＰ型の不純物が注入された状態となる。具体的には、逆極性インプランテーション工程によって、第１注入領域ＡＩ１にＰ型の不純物が注入され、プレドープ工程によって、第１注入領域ＡＩ１及びスペース領域Ｓ以外の領域にＮ型の不純物が注入される。すなわち、ソースドレイン形成工程前におけるゲート電極Ｇでは、第１注入領域ＡＩ１においてドープされた不純物と、第２注入領域ＡＩ２においてドープされた不純物との間に所定の間隔（スペース領域Ｓ）が空くこととなる。 When the sixth step is performed in this manner, the gate electrode G is implanted with the N-type impurity in the pre-doping step and the P-type impurity in the reverse polarity implantation step. Specifically, a P-type impurity is implanted into the first implantation region AI1 by the reverse polarity implantation process, and an N-type impurity is implanted into the regions other than the first implantation region AI1 and the space region S by the pre-doping process. be. That is, in the gate electrode G before the source/drain formation step, a predetermined space (space region S) is provided between the impurity doped in the first implantation region AI1 and the impurity doped in the second implantation region AI2. becomes.
図２４の第７工程（ソースドレイン形成工程）では、ソースドレインＳＤが形成される。具体的には、Ｎ型の不純物が注入されることによって、ソースドレインＳＤが形成される。なお、ＨＶＮＭＯＳにおける第１注入領域ＡＩ１には不純物が注入されないようにレジストパターンＬ３によりマスクされている。このためＨＶＮＭＯＳの第１注入領域ＡＩ１以外の領域であるＬＶＮＭＯＳのゲート電極ＧａやＨＶＮＭＯＳのゲート電極Ｇの第２注入領域ＡＩ２等にはソースドレインＳＤと同極性の不純物であるＮ型の不純物がドープされる。ソースドレイン形成工程では、インプラント条件は例えばヒ素（Ａｓ）が１×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以上５×１０＾１５［ａｔｏｍｓ／ｃｍ＾２］以下程度となる。なお、本実施形態では第１注入領域ＡＩ１に対してレジストパターンＬ３を構成しているが、第１注入領域ＡＩ１及びスペース領域Ｓをマスクするようにレジストパターンを構成することとしてもよい。 In the seventh step (source/drain forming step) in FIG. 24, the source/drain SD is formed. Specifically, the source/drain SD is formed by implanting an N-type impurity. The first implantation region AI1 in the HVNMOS is masked with a resist pattern L3 so as not to implant impurities. Therefore, the gate electrode Ga of the LVNMOS, the second implantation region AI2 of the gate electrode G of the HVNMOS, and the like, which are regions other than the first implantation region AI1 of the HVNMOS, are doped with N-type impurities having the same polarity as the source/drain SD. be done. In the source/drain forming process, the implant condition is, for example, about 1×10̂15 [atoms/cm̂2] or more and 5×10̂15 [atoms/cm̂2] or less for arsenic (As). Although the resist pattern L3 is configured for the first implantation region AI1 in this embodiment, the resist pattern may be configured to mask the first implantation region AI1 and the space region S.
図２５の第８工程では、ソースドレイン形成工程の後に行われ、シリコン基板をアニールする（アニール工程）。このようにアニーリングが行われることによって、シリコン基板が活性化及び安定化させる。 In the eighth step of FIG. 25, the silicon substrate is annealed after the source/drain forming step (annealing step). Such annealing activates and stabilizes the silicon substrate.
このようにして、半導体装置１ｂは製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。
Thus, the
このようにＨＶＮＭＯＳを形成する場合でも、図１４と同様に、しきい値電圧の低下を効果的に抑制することができる。 Even in the case of forming the HVNMOS in this way, it is possible to effectively suppress the reduction in the threshold voltage as in FIG.
次に、参考例における半導体装置の製造方法（プロセスフロー）の一例について図面を参照して説明する。なお、参考例における製造方法は、本実施形態におけるプレドープ工程（第３工程）以外の工程（第１工程から第２工程、第４工程から第８工程）と等しい。 Next, an example of a method (process flow) for manufacturing a semiconductor device in a reference example will be described with reference to the drawings. The manufacturing method in the reference example is the same as the steps (first to second steps, fourth to eighth steps) other than the pre-doping step (third step) in this embodiment.
図２６は、参考例における第３工程（プレドープ工程）を示している。ドープする不純物は、本実施形態の第３工程と同様に、ソースドレインＳＤと同極性の不純物である。プレドープ工程では、第１注入領域ＡＩ１がレジストパターンＬ６でマスクされた状態で、ポリシリコンに対してソースドレインＳＤと同極性の不純物をドープする。すなわち、第１注入領域ＡＩ１において不純物のドープがされない。 FIG. 26 shows the third step (pre-doping step) in the reference example. The impurity to be doped has the same polarity as the source/drain SD, as in the third step of the present embodiment. In the pre-doping step, the polysilicon is doped with an impurity having the same polarity as the source/drain SD while the first implantation region AI1 is masked with the resist pattern L6. That is, the impurity is not doped in the first implantation region AI1.
このような状態において、第６工程（逆極性インプランテーション工程）が行われると、第２領域Ａ２に対応し第１注入領域ＡＩ１に接する第２注入領域ＡＩ２をマスクしてＰ型の不純物が注入される。すなわち、プレドープ工程において第２注入領域ＡＩ２に注入した不純物（Ｎ型）と、逆極性インプランテーション工程において第１注入領域ＡＩ１に注入した不純物（Ｐ型）との間にスペースが存在しない。このような状態でアニール工程が行われると、Ｎ型の不純物が第１注入領域ＡＩ１へ拡散浸食することとなり、最終的に形成される第１領域Ａ１の領域範囲が狭くなる現象が生ずる。このため、参考例では、しきい値電圧の低下が発生する可能性がある。 In this state, when the sixth step (reverse polarity implantation step) is performed, the second implantation region AI2 corresponding to the second region A2 and in contact with the first implantation region AI1 is masked to implant a P-type impurity. be done. That is, there is no space between the impurity (N-type) implanted into the second implantation region AI2 in the pre-doping step and the impurity (P-type) implanted into the first implantation region AI1 in the reverse polarity implantation step. If the annealing process is performed in such a state, the N-type impurity diffuses and corrodes the first implantation region AI1, resulting in a phenomenon that the region range of the finally formed first region A1 is narrowed. Therefore, in the reference example, a decrease in threshold voltage may occur.
次に、半導体装置１ｂのゲート電極Ｇにおける不純物分布状態について説明する。図２７では、参考例のプロセスで製造されたＨＶＮＭＯＳのゲート電極Ｇの不純物分布状態を示している。図２８では、本実施形態におけるＨＶＮＭＯＳのゲート電極Ｇの不純物分布状態を示している。なお、各濃度分布曲線は、アニール工程後（拡散発生後）の状態を示している。
Next, the distribution of impurities in the gate electrode G of the
図２７に示すように、参考例では、逆極性インプランテーション工程におけるＰ型の不純物の注入領域と、プレドープ工程におけるＮ型の不純物の注入領域とが接している。なお、ソースドレイン形成工程におけるＮ型の不純物の注入領域についても接している。このような状態でアニール工程が行われると、ソースドレイン形成工程におけるＮ型の不純物はＷ１として示すように第１注入領域ＡＩ１側へ少々拡散する。逆極性インプランテーション工程におけるＰ型の不純物についてもＷ２として示すように第２注入領域ＡＩ２側へ拡散する。これに対して、プレドープ工程における不純物は主としてリンが用いられるため、Ｗ３として示すように第１注入領域ＡＩ１側へ大量に拡散する。これによって、極性の異なる不純物同士の間で再結合等が発生し、Ｎ型の不純物濃度はＷ４のようになり、Ｐ型の不純物濃度はＷ５のようになる。これによって、第１領域Ａ１と第２領域Ａ２の範囲が決定される。すなわち、参考例では、プレドープ工程におけるＮ型の不純物が多く拡散し、第１領域Ａ１が第１注入領域ＡＩ１に対して大幅に小さくなる。これによって第１領域Ａ１を十分に形成することができずしきい値の低下が発生する可能性がある。 As shown in FIG. 27, in the reference example, the P-type impurity implantation region in the reverse polarity implantation step and the N-type impurity implantation region in the pre-doping step are in contact with each other. It is also in contact with an N-type impurity implantation region in the source/drain forming process. When the annealing process is performed in such a state, the N-type impurity in the source/drain forming process slightly diffuses toward the first implantation region AI1 as indicated by W1. The P-type impurity in the reverse polarity implantation step is also diffused toward the second implantation region AI2 as indicated by W2. On the other hand, since phosphorus is mainly used as an impurity in the pre-doping step, a large amount of phosphorus is diffused toward the first implantation region AI1 as indicated by W3. As a result, recombination or the like occurs between impurities having different polarities, and the N-type impurity concentration becomes W4, and the P-type impurity concentration becomes W5. Thereby, the ranges of the first area A1 and the second area A2 are determined. That is, in the reference example, a large amount of N-type impurities are diffused in the pre-doping process, and the first region A1 becomes significantly smaller than the first implantation region AI1. As a result, the first region A1 cannot be sufficiently formed, and there is a possibility that the threshold value will be lowered.
これに対して、図２８に示すように、本実施形態では、逆極性インプランテーション工程におけるＰ型の不純物の注入領域と、プレドープ工程におけるＮ型の不純物の注入領域との間にスペース領域Ｓを設けている。なお、ソースドレイン形成工程におけるＮ型の不純物の注入領域については、ヒ素はプレドープ工程のリンと比較して拡散長が短いためＰ型の不純物の注入領域と接してもよいし、スペース領域を設けることとしてもよい。図２８では、スペース領域を設ける場合について説明している。このような状態でアニール工程が行われると、ソースドレイン形成工程におけるＮ型の不純物はＺ１として示すように第１注入領域ＡＩ１側へ少々拡散する。なお、ソースドレイン形成工程でドープしているヒ素は、リンと比較して拡散量が小さい。換言すると、ヒ素と比較してリンは拡散係数が高い。このため、アニール工程が行われても第１注入領域ＡＩ１への拡散侵入は少ない。逆極性インプランテーション工程におけるＰ型の不純物についてもＺ２として示すように第２注入領域ＡＩ２側へ拡散する。これに対して、プレドープ工程における不純物は主としてリンが用いられるため、Ｚ３として示すように第１注入領域ＡＩ１側へ大量に拡散するが、スペース領域Ｓが設けられているため、第１注入領域ＡＩ１への拡散量は参考例と比較して少ない。これによって、Ｎ型の不純物濃度はＺ４のようになり、Ｐ型の不純物濃度はＺ５のようになり、第１領域Ａ１と第２領域Ａ２の範囲が決定される。すなわち、本実施形態では、プレドープ工程におけるＮ型の不純物が第１注入領域ＡＩ１へ拡散することをスペース領域によって抑制している。これによって、第１注入領域ＡＩ１が狭くなることを抑制して、第１注入領域ＡＩ１と第１領域Ａ１とを略等しい範囲とすることができる。これによって第１領域Ａ１を十分に形成することができ、しきい値の低下を抑制する。 In contrast, as shown in FIG. 28, in this embodiment, a space region S is provided between the P-type impurity implantation region in the reverse polarity implantation step and the N-type impurity implantation region in the pre-doping step. are provided. As for the N-type impurity implantation region in the source/drain forming step, since arsenic has a shorter diffusion length than phosphorus in the pre-doping step, it may be in contact with the P-type impurity implantation region, or a space region may be provided. You can do it. FIG. 28 illustrates a case where a space area is provided. When the annealing process is performed in this state, the N-type impurity in the source/drain forming process slightly diffuses toward the first implantation region AI1 as indicated by Z1. Arsenic, which is doped in the source/drain forming process, has a smaller diffusion amount than phosphorus. In other words, phosphorus has a higher diffusion coefficient compared to arsenic. For this reason, even if the annealing process is performed, diffusion and penetration into the first implantation region AI1 is small. The P-type impurity in the reverse polarity implantation step is also diffused toward the second implantation region AI2 as indicated by Z2. On the other hand, since phosphorus is mainly used as an impurity in the pre-doping step, a large amount diffuses toward the first implantation region AI1 as indicated by Z3. The amount of diffusion to is smaller than that of the reference example. Accordingly, the N-type impurity concentration becomes Z4, the P-type impurity concentration becomes Z5, and the ranges of the first region A1 and the second region A2 are determined. That is, in the present embodiment, the space region suppresses the N-type impurities from diffusing into the first implantation region AI1 in the pre-doping step. As a result, narrowing of the first implantation region AI1 can be suppressed, and the first implantation region AI1 and the first region A1 can be set to substantially the same range. As a result, the first region A1 can be sufficiently formed, and reduction in threshold is suppressed.
以上説明したように、本実施形態に係る半導体装置、及びその製造方法によれば、プレドープ工程において、ゲート幅Ｗの端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域ＡＩ１よりも広い範囲がマスクされた状態で、ポリシリコンに対してソースドレインＳＤと同極性の不純物をドープし、逆極性インプランテーション工程において、エッチングされたゲート電極Ｇに対して第１注入領域ＡＩ１以外の領域である第２注入領域ＡＩ２をマスクした状態で、第１注入領域ＡＩ１にプレドープ工程でドープした不純物と逆極性の不純物をドープする。このため、第１注入領域ＡＩ１においてドープされた不純物と、第２注入領域ＡＩ２においてドープされた不純物との間に所定の間隔が空いているため、第１領域Ａ１の狭小化を抑制して、しきい値電圧の低下を抑制することが可能となる。 As described above, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, in the pre-doping step, each edge is formed so as to pass through the extension line in the stacking direction passing through the edge of the gate width W. In a state in which a region wider than the corresponding first implantation region AI1 is masked, polysilicon is doped with impurities having the same polarity as the source/drain SD, and the gate is etched in a reverse polarity implantation step. With the second implantation region AI2, which is a region other than the first implantation region AI1, masked against the electrode G, the first implantation region AI1 is doped with an impurity having a polarity opposite to that doped in the pre-doping step. Therefore, since there is a predetermined gap between the impurity doped in the first implantation region AI1 and the impurity doped in the second implantation region AI2, narrowing of the first region A1 is suppressed, It is possible to suppress a decrease in threshold voltage.
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. In addition, it is also possible to combine each embodiment.
なお、上記の各実施形態では、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタをＮ型として説明したが、Ｐ型としてもよい。 In each of the above embodiments, the first MOS transistor and the second MOS transistor are described as being N-type, but they may be P-type.
具体的には、第１実施形態の第１ＭＯＳトランジスタ（ＮＭＯＳ（ＨＶＮＭＯＳ））は、Ｐ型とした場合には、ＰＭＯＳ（ＨＶＰＭＯＳ）となる。すなわち、ＨＶＰＭＯＳとした場合の第１ＭＯＳトランジスタは、Ｐ型基板と、Ｎウェル（ＨＶＮＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤ（Ｐ型）と、ゲート電極Ｇと、ＳＴＩとを有している。なお、第２ＭＯＳトランジスタについてもＰＭＯＳ（ＬＶＰＭＯＳ）となる。そして、プレドープ工程では、プレドープのための不純物は、ＨＶＰＭＯＳのポリシリコンにはドープされない。プレドープ工程では、例えばホウ素（Ｂ）のドープが行われる。そして、逆極性インプランテーション工程では、ＨＶＰＭＯＳの第１注入領域に対してＮ型の不純物がドープされる。そして、ソースドレイン形成工程では、ＨＶＰＭＯＳの第２注入領域に対してＰ型の不純物（例えばＡｓ）がドープされる。そしてアニール工程が実行される。すなわち、ＨＶＰＭＯＳへはプレドープ工程における不純物（Ｂ）のドープが行われない。このため、第１領域が狭小化してしまうことが抑制される。なお、第２注入領域へは、ソースドレイン形成工程においてＡｓがドープされているが、ＡｓはＢと比較して拡散量が小さい。このため、第１実施形態のＨＶＮＭＯＳと同様に、ＨＶＰＭＯＳにおいても、第１領域の狭小化が抑制される。 Specifically, the first MOS transistor (NMOS (HVNMOS)) of the first embodiment becomes a PMOS (HVPMOS) when it is a P-type. That is, the first MOS transistor in the case of HVPMOS has a P-type substrate, N-well (HVNWELL), LDD, source/drain SD (P-type), gate electrode G, and STI. The second MOS transistor is also PMOS (LVPMOS). In the pre-doping process, impurities for pre-doping are not doped into the polysilicon of the HVPMOS. In the pre-doping step, for example, boron (B) doping is performed. Then, in the reverse polarity implantation step, the first implantation region of the HVPMOS is doped with an N-type impurity. Then, in the source/drain forming step, the second implantation region of the HVPMOS is doped with a P-type impurity (for example, As). An annealing step is then performed. That is, the HVPMOS is not doped with the impurity (B) in the pre-doping step. Therefore, narrowing of the first region is suppressed. Although As is doped into the second implantation region in the source/drain forming process, the diffusion amount of As is smaller than that of B. As shown in FIG. Therefore, the narrowing of the first region is suppressed also in the HVPMOS, as in the HVNMOS of the first embodiment.
また、第２実施形態の第１ＭＯＳトランジスタ（ＮＭＯＳ（ＨＶＮＭＯＳ））は、Ｐ型とした場合には、ＰＭＯＳ（ＨＶＰＭＯＳ）となる。すなわち、ＨＶＰＭＯＳとした場合の第１ＭＯＳトランジスタは、Ｐ型基板と、Ｎウェル（ＨＶＮＷＥＬＬ）と、ＬＤＤと、ソースドレインＳＤ（Ｐ型）と、ゲート電極Ｇと、ＳＴＩとを有している。なお、第２ＭＯＳトランジスタについてもＰＭＯＳ（ＬＶＰＭＯＳ）となる。そして、プレドープ工程では、ＨＶＰＭＯＳにおいて、第１注入領域よりも広い範囲（第１注入領域＋スペース領域）に対して不純物のドープがされない。プレドープ工程では、例えばホウ素（Ｂ）のドープが行われる。そして、逆極性インプランテーション工程では、ＨＶＰＭＯＳの第１注入領域に対してＮ型の不純物がドープされる。そして、ソースドレイン形成工程では、ＨＶＰＭＯＳの第２注入領域に対してＰ型の不純物（例えばＡｓ）がドープされる。そしてアニール工程が実行される。すなわち、ソースドレイン形成工程前におけるゲート電極では、第１注入領域においてドープされたＮ型の不純物と、第２注入領域においてドープされたＰ型の不純物（Ｂ）との間に所定の間隔（スペース領域）が空くこととなる。このため、第１領域が狭小化してしまうことが抑制される。なお、第２注入領域へは、ソースドレイン形成工程においてＡｓがドープされているが、ＡｓはＢと比較して拡散量が小さい。このため、第２実施形態のＨＶＮＭＯＳと同様に、ＨＶＰＭＯＳにおいても、第１領域の狭小化が抑制される。 Also, the first MOS transistor (NMOS (HVNMOS)) of the second embodiment becomes a PMOS (HVPMOS) when it is of P type. That is, the first MOS transistor in the case of HVPMOS has a P-type substrate, N-well (HVNWELL), LDD, source/drain SD (P-type), gate electrode G, and STI. The second MOS transistor is also PMOS (LVPMOS). In the pre-doping step, impurities are not doped in a range wider than the first implantation region (first implantation region+space region) in the HVPMOS. In the pre-doping step, for example, boron (B) doping is performed. Then, in the reverse polarity implantation step, the first implantation region of the HVPMOS is doped with an N-type impurity. Then, in the source/drain forming step, the second implantation region of the HVPMOS is doped with a P-type impurity (for example, As). An annealing step is then performed. That is, in the gate electrode before the source/drain formation step, a predetermined interval (space area) becomes vacant. Therefore, narrowing of the first region is suppressed. Although As is doped into the second implantation region in the source/drain forming process, the diffusion amount of As is smaller than that of B. As shown in FIG. Therefore, the narrowing of the first region is suppressed also in the HVPMOS, as in the HVNMOS of the second embodiment.
１ａ ：半導体装置
１ｂ ：半導体装置
Ａ１ ：第１領域
Ａ２ ：第２領域
ＡＩ１ ：第１注入領域
ＡＩ２ ：第２注入領域
Ｇ ：ゲート電極
Ｇａ ：ゲート電極
Ｇｏｘ ：シリコン酸化膜
Ｌ ：ゲート長
Ｌ１ ：レジストパターン
Ｌ２ ：レジストパターン
Ｌ３ ：レジストパターン
Ｌ４ ：レジストパターン
Ｌ６ ：レジストパターン
Ｓ ：スペース領域
ＳＤ ：ソースドレイン
ＳＤａ ：ソースドレイン
ＳＷ ：サイドウォール
Ｗ ：ゲート幅
1a:
Claims (9)
前記第１ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、
前記第１ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域は、ソースドレインと同極性の不純物が導入されており、
前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、
前記第２ＭＯＳトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えており、
前記第２領域の不純物の濃度は、前記第２ＭＯＳトランジスタのゲート電極の不純物の濃度よりも低い半導体装置。 A semiconductor device in which a first MOS transistor and a second MOS transistor having the same polarity are embedded,
The first MOS transistor comprises a polysilicon gate electrode,
The gate electrode of the first MOS transistor includes first regions provided corresponding to respective ends so as to pass extension lines in the stacking direction passing through the ends of the gate width, and second regions other than the first region. 2 regions,
an impurity having the same polarity as that of the source/drain is introduced into the second region;
an impurity having a polarity opposite to that of the impurity in the second region is introduced into the first region;
The second MOS transistor includes a polysilicon gate electrode into which an impurity having the same polarity as that of the source/drain is introduced,
In the semiconductor device, the concentration of impurities in the second region is lower than the concentration of impurities in the gate electrode of the second MOS transistor.
前記ＭＯＳトランジスタは、ポリシリコンのゲート電極を備えており、
前記ＭＯＳトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１領域と、前記第１領域以外の第２領域とを有し、
前記第２領域は、ソースドレインと同極性の不純物が導入されており、
前記第１領域は、前記第２領域の不純物と反対極性の不純物が導入されており、
ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において前記第１領域に対応する第１注入領域をマスクし、ゲートエッチング工程後に行われ、前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において前記第２領域に対応し前記第１注入領域に接する第２注入領域をマスクして製造された半導体装置のゲート電極と比較して、前記プレドープ工程におけるマスク範囲を除いて、等しい工程及び等しいインプラント条件とした場合に、前記ＭＯＳトランジスタのゲート電極は、前記第１領域への前記第２領域の不純物の拡散量が少ない半導体装置。 A semiconductor device equipped with a MOS transistor,
The MOS transistor comprises a polysilicon gate electrode,
The gate electrode of the MOS transistor includes a first region provided corresponding to each end so as to pass an extension line in the stacking direction passing through the end of the gate width, and a second region other than the first region. having a region and
an impurity having the same polarity as that of the source/drain is introduced into the second region;
an impurity having a polarity opposite to that of the impurity in the second region is introduced into the first region;
A first implantation region corresponding to the first region is masked in a pre-doping step of doping the polysilicon of the gate electrode with an impurity having the same polarity as that of the source and drain, which is performed after the gate etching step. A gate electrode of a semiconductor device manufactured by masking a second implantation region corresponding to the second region and in contact with the first implantation region in a reverse polarity implantation step of doping an impurity having a polarity opposite to that of the impurity doped in the pre-doping step. , the gate electrode of the MOS transistor has a diffusion amount of the impurity of the second region into the first region when the same steps and the same implant conditions are applied except for the mask range in the pre-doping step. Less semiconductor equipment.
ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第１注入領域よりも広い範囲がマスクされた状態で、前記ポリシリコンに対してソースドレインと同極性の不純物をドープするプレドープ工程と、
前記ポリシリコンをエッチングしてゲート電極を形成するゲートエッチング工程と、
エッチングされた前記ゲート電極に対して前記第１注入領域以外の領域である第２注入領域をマスクした状態で、前記第１注入領域に前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程と、
を有する半導体装置の製造方法。 a polysilicon forming step of forming polysilicon on the surface of the silicon substrate;
The polysilicon is masked over a region wider than the first implantation regions provided corresponding to the respective ends so as to pass through the extension lines in the stacking direction passing through the ends of the gate width. A pre-doping step of doping an impurity having the same polarity as the source and drain;
a gate etching step of etching the polysilicon to form a gate electrode;
With the etched gate electrode masking the second implantation region other than the first implantation region, the first implantation region is doped with an impurity having a polarity opposite to that doped in the pre-doping step. a reverse polarity implantation step;
A method of manufacturing a semiconductor device having
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