KR20000031366A - Semiconductor device and production method thereof - Google Patents
Semiconductor device and production method thereof Download PDFInfo
- Publication number
- KR20000031366A KR20000031366A KR1019980047370A KR19980047370A KR20000031366A KR 20000031366 A KR20000031366 A KR 20000031366A KR 1019980047370 A KR1019980047370 A KR 1019980047370A KR 19980047370 A KR19980047370 A KR 19980047370A KR 20000031366 A KR20000031366 A KR 20000031366A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- region
- ldd
- substrate
- impurity region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 54
- 238000002955 isolation Methods 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 19
- 125000001475 halogen functional group Chemical group 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- -1 halo ions Chemical class 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 25
- 239000002019 doping agent Substances 0.000 abstract 5
- 239000007772 electrode material Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 숏 채널 효과 및 핫 캐리어 효과를 감소시키고 드레인 전류를 증가시켜 소자의 특성을 개선시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a semiconductor device suitable for reducing the short channel effect and the hot carrier effect and increasing the drain current to improve the characteristics of the device.
일반적으로 MOS FET는 소오스와 드레인의 LDD영역이 대칭적으로 이루어진다.In general, MOS FETs are symmetrically formed in the LDD regions of the source and drain.
도 1에 도시된 바와 같이, MOS FET는 벌크 기판(11), 게이트(12), 소오스(13), 드레인(14)의 4단자로 이루어지며, 소오스(13)와 드레인(14)은 숏 채널 효과를 개선시키고 핫 캐리어 효과를 개선시키기 위해 LDD 구조를 갖는다.As shown in FIG. 1, the MOS FET is composed of four terminals of the bulk substrate 11, the gate 12, the source 13, and the drain 14, and the source 13 and the drain 14 have a short channel. It has an LDD structure to improve the effect and to improve the hot carrier effect.
이때, 소오스(13)와, 드레인(14)은 추가공정이 없는 한, 서로 대칭적으로 형성된다.At this time, the source 13 and the drain 14 are formed symmetrically with each other, unless there is an additional process.
드레인의 경우, 숏 채널 효과를 개선하고, 핫 캐리어 효과를 줄이기 위해 불순물 농도가 낮은 LDD영역을 가지게되며 이를 위해 사이드월 스페이서(sidewall spacer)를 주로 이용한다.In the case of the drain, the LDD region having a low impurity concentration is used to improve the short channel effect and reduce the hot carrier effect. A sidewall spacer is mainly used for the drain.
반면에 낮은 불순물 농도를 갖는 LDD영역은 저항을 증가시켜 전류를 감소시키게 되고, 특히 소오스영역의 시리즈(series)저항은 바디 이팩트(Body Effect)를 동반하여 드레인 전류의 감소에 큰 영향을 미친다.On the other hand, the LDD region having a low impurity concentration decreases the current by increasing the resistance, and in particular, the series resistance of the source region has a great effect on the reduction of the drain current along with the body effect.
따라서, 소오스 영역은 숏 채널 효과 및 핫 캐리어 효과에 거의 영향을 미치지 않기 때문에 소오스는 LDD영역을 갖지 않고, 드레인만 LDD영역을 갖는 비대칭적으로 형성하는 시도가 많았다.Therefore, since the source region hardly affects the short channel effect and the hot carrier effect, there have been many attempts to form the source asymmetrically having no LDD region and only the drain having the LDD region.
이하, 종래 기술에 따른 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a semiconductor device manufacturing method according to the prior art will be described with reference to the accompanying drawings.
도 2a 내지 2d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
먼저, 종래 기술은 드레인만이 LDD영역을 갖도록하는 방법을 기술하였다.First, the prior art has described a method in which only the drain has an LDD region.
도 2a에 도시한 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(21)의 필드영역에 필드 산화막(22)을 형성한다.As shown in FIG. 2A, the field oxide film 22 is formed in the field region of the semiconductor substrate 21 defined by the active region and the field region.
상기 반도체 기판(21)상에 게이트 절연막(23)을 형성한다.A gate insulating film 23 is formed on the semiconductor substrate 21.
게이트 절연막(23)상에 게이트 전극 물질을 증착한 후, 사진 식각 공정을 통해 상기 게이트 전극 물질 및 게이트 절연막(23)을 선택적으로 제거하여 게이트 절연막(23)에 의해 기판(21)과 절연되는 게이트 전극(24)을 형성한다.After the gate electrode material is deposited on the gate insulating film 23, the gate electrode material and the gate insulating film 23 are selectively removed through a photolithography process, and the gate is insulated from the substrate 21 by the gate insulating film 23. The electrode 24 is formed.
이후, 도 2b에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 기판(21)상에 포토레지스트(25)를 도포한 후, 드레인이 형성될 부위의 활성영역이 오픈되도록 포토레지스트(25)를 패터닝한다.Thereafter, as shown in FIG. 2B, the photoresist 25 is applied onto the substrate 21 including the gate electrode 24, and then the photoresist 25 is opened to open the active region of the portion where the drain is to be formed. Pattern.
패터닝된 포토레지스트(25)를 마스크로 이용하여 LDD 이온주입을 실시하여 도 2c에 도시한 바와 같이, 드레인이 형성될 영역의 활성영역에만 LDD영역(26)을 형성한다.LDD ion implantation is performed using the patterned photoresist 25 as a mask to form the LDD region 26 only in the active region of the region where the drain is to be formed, as shown in FIG. 2C.
이후, 상기 게이트 전극(24)을 포함한 기판 전면에 산화막을 증착한 후, 에치백하여 상기 게이트 전극(24)의 양측면에 사이드월 스페이서(27)를 형성한다.Thereafter, an oxide film is deposited on the entire surface of the substrate including the gate electrode 24, and then etched back to form sidewall spacers 27 on both sides of the gate electrode 24.
이어서, 도 2d에 도시한 바와 같이, 상기 게이트 전극(24) 및 사이드월 스페이서(27)를 마스크로 이용한 고농도 불순물 이온주입 및 확산공정을 통해 소오스 불순물 영역(27)과 드레인 불순물 영역(28)을 형성한다.Next, as shown in FIG. 2D, the source impurity region 27 and the drain impurity region 28 are formed through a high concentration impurity ion implantation and diffusion process using the gate electrode 24 and the sidewall spacers 27 as masks. Form.
이때, 도면에도 나타난 바와 같이, 소오스 불순물 영역(27)에는 LDD영역을 갖지 않고 드레인 영역(28)에만 LDD영역(26)을 갖는다.At this time, as shown in the figure, the source impurity region 27 does not have the LDD region but has the LDD region 26 only in the drain region 28.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.However, the conventional semiconductor device manufacturing method as described above has the following problems.
소오스 영역에는 LDD영역을 형성하지 않고, 드레인 영역에만 LDD영역을 형성하여 핫 캐리어 효과 및 숏 채널 효과를 감소시킬 수는 있으나, 실제로 집적도가 향상되어 활성영역이 작아지고 그에 따라 게이트 전극의 사이즈 또한 작아지게 된다.It is possible to reduce the hot carrier effect and the short channel effect by forming the LDD region only in the drain region without forming the LDD region in the source region, but in fact, the degree of integration is improved, so that the active region is smaller and therefore the gate electrode is also smaller. You lose.
게이트 전극의 사이즈가 작아지면 드레인 영역만을 노출시켜 LDD이온을 주입할 때 포토레지스트를 정확하게 얼라인 시키는 것이 어렵게 된다.When the size of the gate electrode is reduced, it becomes difficult to accurately align the photoresist when implanting LDD ions by exposing only the drain region.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 숏 채널 효과 및 핫 캐리어 효과를 감소시키고 드레인 전류를 증가시켜 소자의 특성을 개선시키는데 적당한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned problems, and provides a semiconductor device suitable for improving the characteristics of the device by reducing the short channel effect and the hot carrier effect and increasing the drain current. There is this.
도 1은 통상의 MOS FET의 구조단면도1 is a structural cross-sectional view of a conventional MOS FET
도 2a 내지 2d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 3은 본 발명에 따른 반도체 소자의 구조단면도3 is a structural cross-sectional view of a semiconductor device according to the present invention.
도 4a 내지 4d는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
도 5는 본 발명에 따른 반도체 소자의 레이아웃도5 is a layout view of a semiconductor device according to the present invention.
도 6a 내지 6d는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃도6A through 6D are layout views of semiconductor devices according to other embodiments of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
41 : 반도체 기판 42 : 소자 격리층41 semiconductor substrate 42 device isolation layer
43 : 게이트 절연막 44 : 게이트 전극43 gate insulating film 44 gate electrode
45 : 더미 게이트 전극 46,47: LDD영역45: dummy gate electrode 46,47: LDD region
48 : 할로 불순물 영역 49 : 사이드월 스페이서48: halo impurity region 49: sidewall spacer
50 : 소오스 불순물 영역 51 : 드레인 불순물 영역50 source impurity region 51 drain drain region
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 기판과, 상기 기판의 트렌치내에 형성된 소자 격리층과, 상기 소자 격리층 사이의 활성영역의 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극 일측의 상기 소자 격리층상에 형성된 더미 게이트 전극과, 상기 더미 게이트 전극과 상기 게이트 전극 사이의 상기 기판내에 형성된 LDD구조의 소오스 불순물 영역과, 상기 더미 게이트 전극이 형성되어 있지 않은 상기 게이트 전극 일측의 상기 기판내에 할로 불순물 영역을 갖는 LDD구조의 드레인 불순물 영역을 포함하여 구성되고, 본 발명의 반도체 소자 제조방법은 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한 후, 상기 트렌치내에 소자 격리층을 형성하는 공정과, 상기 소자 격리층 사이의 활성영역의 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극 일측의 상기 소자 격리막층상에 더미 게이트 전극을 형성하는 공정과, 상기 더미 게이트 전극과 상기 게이트 전극을 마스크로 LDD이온주입을 실시하는 공정과, 상기 더미 게이트 전극과 상기 게이트 전극을 마스크로 경사 이온주입을 통해 상기 더미 게이트 전극이 형성되지 않은 상기 게이트 전극의 다른 일측의 기판내에 할로 불순물 영역을 형성하는 공정과, 상기 더미 게이트 전극 및 게이트 전극의 양측면에 사이드월 스페이서를 형성한 후, 고농도의 소오스/드레인용 불순물 이온주입을 실시하여 LDD구조의 소오스 불순물 영역과 할로 불순물 영역을 갖는 LDD구조의 드레인 불순물 영역을 형성하는 공정을 포함하여 이루어진다.A semiconductor device of the present invention for achieving the above object comprises a substrate, a device isolation layer formed in the trench of the substrate, a gate electrode formed on the substrate of the active region between the device isolation layer via a gate insulating film; A dummy gate electrode formed on the device isolation layer on one side of a gate electrode, a source impurity region of an LDD structure formed in the substrate between the dummy gate electrode and the gate electrode, and one side of the gate electrode on which the dummy gate electrode is not formed And a drain impurity region of an LDD structure having a halo impurity region in the substrate of the present invention. The method of fabricating a semiconductor device of the present invention forms a trench by etching a semiconductor substrate to a predetermined depth, and then forms a device isolation layer in the trench. And forming a substrate on the substrate in the active region between the device isolation layers. Forming a gate electrode via a gate insulating film, forming a dummy gate electrode on the device isolation layer on one side of the gate electrode, and performing LDD ion implantation using the dummy gate electrode and the gate electrode as a mask And forming a halo impurity region in the substrate on the other side of the gate electrode on which the dummy gate electrode is not formed by inclining ion implantation using the dummy gate electrode and the gate electrode as a mask, and the dummy gate electrode and the gate Forming sidewall spacers on both sides of the electrode, and then implanting a high concentration of source / drain impurity ions to form a drain impurity region of the LDD structure having a source impurity region and a halo impurity region of the LDD structure. .
이하, 본 발명의 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a semiconductor device and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 3는 본 발명에 따른 반도체 소자의 구조단면도이다.3 is a structural cross-sectional view of a semiconductor device according to the present invention.
도 3에 도시한 바와 같이, 기판(41)과, 상기 기판(41)의 트렌치내에 형성된 소자 격리층(42)과, 상기 소자 격리층(42) 사이의 활성영역의 기판(41)상에 게이트 절연막(43)을 개재하여 형성된 게이트 전극(44)과, 상기 게이트 전극(44) 일측의 상기 소자 격리층(42)상에 형성된 더미 게이트 전극(45)과, 상기 더미 게이트 전극(45)과 상기 게이트 전극(44) 사이의 상기 기판(41)내에 형성된 LDD구조의 소오스 불순물 영역(50)과, 상기 더미 게이트 전극(45)이 형성되어 있지 않은 상기 게이트 전극(45)의 다른 일측의 상기 기판(41)내에 할로 불순물 영역(48)을 갖는 LDD구조의 드레인 불순물 영역(51)을 포함하여 구성된다.As shown in FIG. 3, a gate is formed on the substrate 41, the device isolation layer 42 formed in the trench of the substrate 41, and the substrate 41 in the active region between the device isolation layer 42. The gate electrode 44 formed through the insulating film 43, the dummy gate electrode 45 formed on the device isolation layer 42 on one side of the gate electrode 44, the dummy gate electrode 45, and the The source impurity region 50 of the LDD structure formed in the substrate 41 between the gate electrodes 44 and the substrate on the other side of the gate electrode 45 on which the dummy gate electrode 45 is not formed ( A drain impurity region 51 of the LDD structure having a halo impurity region 48 in the 41 is included.
여기서, 상기 소오스 불순물 영역(50)의 LDD영역은 상기 드레인 불순물 영역(51)의 LDD영역에 비해 접합 깊이가 깊고, 측면 확산도 크다.Here, the LDD region of the source impurity region 50 has a deeper junction depth and larger side diffusion than the LDD region of the drain impurity region 51.
따라서, 숏 채널 효과를 효과적으로 방지할 수가 있다.Therefore, the short channel effect can be effectively prevented.
상기 더미 게이트 전극(45)은 드레인 불순물 영역(51)에 할로 불순물 영역(48)을 형성하기 위한 틸트 이온주입시, 소오스 불순물 영역(50)으로 할로 이온이 주입되지 않도록 마스크 역할을 한다.The dummy gate electrode 45 serves as a mask so that halo ions are not implanted into the source impurity region 50 when tilt ion implantation is performed to form the halo impurity region 48 in the drain impurity region 51.
따라서, 드레인 불순물 영역(51)과 소오스 불순물 영역(50)은 비대칭적으로 구현된다.Thus, the drain impurity region 51 and the source impurity region 50 are asymmetrically implemented.
상기와 같이 구성된 본 발명의 반도체 소자 제조방법을 보다 상세히 설명하면 다음과 같다.Referring to the semiconductor device manufacturing method of the present invention configured as described above in more detail.
도 4a에 도시한 바와 같이, 반도체 기판(41)을 활성영역과 필드영역으로 정의한 후, 필드영역의 반도체 기판(41)을 소정깊이로 식각하여 트렌치를 형성한다.As shown in FIG. 4A, after the semiconductor substrate 41 is defined as an active region and a field region, the trench is formed by etching the semiconductor substrate 41 in the field region to a predetermined depth.
상기 트렌치내에 절연막을 채워 소자 격리층(42)을 형성하고, 상기 소자 격리층(42)을 포함한 반도체 기판(41)상에 게이트 절연막(43)을 형성한다.An isolation layer 42 is formed by filling an insulating layer in the trench, and a gate insulation layer 43 is formed on the semiconductor substrate 41 including the isolation layer 42.
상기 게이트 절연막(43)상에 게이트 전극 물질을 증착한 후, 사진 식각 공정을 통해 상기 게이트 전극 물질과 게이트 절연막(43)을 선택적으로 제거하여 상기 활성영역의 반도체 기판(41)상에 게이트 전극(44)을 형성하고, 동시에 드레인이 형성될 영역의 상기 소자 격리층(42)상에 더미 게이트 전극(45)을 형성한다.After depositing a gate electrode material on the gate insulating layer 43, the gate electrode material and the gate insulating layer 43 is selectively removed through a photolithography process to form a gate electrode on the semiconductor substrate 41 of the active region. 44, and a dummy gate electrode 45 is formed on the device isolation layer 42 in the region where the drain is to be formed.
이후, 상기 게이트 전극(44) 및 더미 게이트 전극(45)을 마스크로 이용한 LDD이온주입을 통해 상기 게이트 전극(45) 양측의 반도체 기판(41)내에 LDD영역(46,47)을 형성한다.Thereafter, LDD regions 46 and 47 are formed in the semiconductor substrate 41 on both sides of the gate electrode 45 through LDD ion implantation using the gate electrode 44 and the dummy gate electrode 45 as a mask.
이어서, 도 4b에 도시한 바와 같이, 드레인이 형성될 영역의 반도체 기판(41)내에 경사 이온주입을 통해 할로 불순물 영역(48)을 형성한다.Next, as shown in FIG. 4B, the halo impurity region 48 is formed through the inclined ion implantation in the semiconductor substrate 41 in the region where the drain is to be formed.
이때, 상기 드레인이 형성될 영역의 반도체 기판(41)내에는 할로 불순물 영역(48)이 형성되고, 소오스가 형성될 영역의 반도체 기판(41)내에는 할로 불순물 영역이 형성되지 않는데, 이는 소오스측에 형성된 더미 게이트 전극(45)이 마스크 역할을 하기 때문이다.At this time, a halo impurity region 48 is formed in the semiconductor substrate 41 of the region where the drain is to be formed, and a halo impurity region is not formed in the semiconductor substrate 41 of the region where the source is to be formed. This is because the dummy gate electrode 45 formed in the film serves as a mask.
상기와 같이 소오스가 형성될 영역의 반도체 기판(41)내에는 할로 불순물 영역이 형성되지 않기 때문에 소오스가 형성될 영역에는 드레인이 형성될 영역의 LDD영역(46)에 비해 접합 깊이가 더 깊고 측면 확산이 더 큰 LDD영역(47)이 된다.Since the halo impurity region is not formed in the semiconductor substrate 41 of the region where the source is to be formed as described above, the junction depth is deeper and the side diffusion is greater in the region where the source is to be formed than in the LDD region 46 of the region where the drain is to be formed. This becomes the larger LDD region 47.
이어서, 도 4c에 도시한 바와 같이, 상기 게이트 전극(44) 및 더미 게이트 전극(45)을 포함한 반도체 기판(41)상에 절연막을 증착한 후, 에치백하여 상기 게이트 전극(44) 및 더미 게이트 전극(45)의 양측면에 사이드월 스페이서(49)를 형성한다.Subsequently, as shown in FIG. 4C, an insulating film is deposited on the semiconductor substrate 41 including the gate electrode 44 and the dummy gate electrode 45, and then etched back to form the gate electrode 44 and the dummy gate. Sidewall spacers 49 are formed on both sides of the electrode 45.
이후, 도 4d에 도시한 바와 같이, 상기 사이드월 스페이서(46) 및 게이트 전극(44), 그리고 더미 게이트 전극(45)을 마스크로 이용한 고농도의 불순물 이온주입을 실시하여 소오스 불순물 영역(50)과 드레인 불순물 영역(51)을 형성한다.Thereafter, as shown in FIG. 4D, a high concentration of impurity ions are implanted using the sidewall spacer 46, the gate electrode 44, and the dummy gate electrode 45 as a mask, thereby performing a source impurity region 50. The drain impurity region 51 is formed.
한편, 도 5는 더미 게이트 전극을 이용하였을 경우, 소오스측과 드레인측에서의 LDD영역의 측면확산 분포를 보여주는 레이아웃도이다.On the other hand, Figure 5 is a layout showing the side-diffusion distribution of the LDD region on the source side and drain side when the dummy gate electrode is used.
도 5에 도시된 바와 같이, 더미 게이트 전극이 형성된 소오스측에서는 LDD영역의 접합 깊이가 더 깊고 측면 확산이 더 커지게 된 것을 볼 수 있다.As shown in FIG. 5, it can be seen that the junction depth of the LDD region is deeper and the lateral diffusion becomes larger on the source side on which the dummy gate electrode is formed.
도 6a 내지 6d는 본 발명의 다른 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.6A through 6D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
먼저, 본 발명의 다른 실시예에서는 할로 불순물 이온주입을 경사지게 하지 않고, LDD이온주입을 경사지게 하는 방법이다.First, in another embodiment of the present invention, the LDD ion implantation is inclined without inclination of halo impurity ion implantation.
이와 같이, LDD 이온주입을 경사지게하여 소오스측에 형성되는 LDD영역의 도즈(Dose)량을 작게하여 드레인에 의해 발생하는 숏 채널 효과 및 핫 캐리어 효과를 특히 핫 캐리어 효과를 감소시키고자 하였다.In this way, the LDD ion implantation is inclined to reduce the dose of the LDD region formed on the source side to reduce the short channel effect and the hot carrier effect caused by the drain, particularly the hot carrier effect.
즉, 도 6a에 도시한 바와 같이, 반도체 기판(41)을 활성영역과 필드영역으로 정의한 후, 필드영역의 반도체 기판(41)을 소정깊이로 식각하여 트렌치를 형성한다.That is, as shown in FIG. 6A, after the semiconductor substrate 41 is defined as an active region and a field region, the trench is formed by etching the semiconductor substrate 41 in the field region to a predetermined depth.
상기 트렌치내에 절연막을 채워 소자 격리층(42)을 형성하고, 상기 소자 격리층(42)을 포함한 반도체 기판(41)상에 게이트 절연막(43)을 형성한다.An isolation layer 42 is formed by filling an insulating layer in the trench, and a gate insulation layer 43 is formed on the semiconductor substrate 41 including the isolation layer 42.
상기 게이트 절연막(43)상에 게이트 전극 물질을 증착한 후, 사진 식각 공정을 통해 상기 게이트 전극 물질과 게이트 절연막(43)을 선택적으로 제거하여 상기 활성영역의 반도체 기판(41)상에 게이트 전극(44)을 형성하고, 동시에 드레인이 형성될 영역의 상기 소자 격리층(42)상에 더미 게이트 전극(45)을 형성한다.After depositing a gate electrode material on the gate insulating layer 43, the gate electrode material and the gate insulating layer 43 is selectively removed through a photolithography process to form a gate electrode on the semiconductor substrate 41 of the active region. 44, and a dummy gate electrode 45 is formed on the device isolation layer 42 in the region where the drain is to be formed.
이후, 상기 게이트 전극(44) 및 더미 게이트 전극(45)을 마스크로 이용한 LDD이온주입을 경사지게 실시하여 상기 게이트 전극(44) 양측의 반도체 기판(41)내에 LDD영역(46,47)을 형성한다.Thereafter, LDD ion implantation using the gate electrode 44 and the dummy gate electrode 45 as a mask is inclined to form LDD regions 46 and 47 in the semiconductor substrate 41 on both sides of the gate electrode 44. .
이때, 상기 소오스가 형성될 영역의 반도체 기판(41)내에 형성된 LDD영역(47)은 더미 게이트 전극(45)에 의해 많은 량의 이온이 주입되지 않으므로 더즈량이 드레인이 형성될 영역의 반도체 기판(41)내에 형성된 LDD영역(46)에 비해 작다.At this time, since the LDD region 47 formed in the semiconductor substrate 41 of the region where the source is to be formed is not implanted with a large amount of ions by the dummy gate electrode 45, the semiconductor substrate 41 of the region where the dust amount is to be drained. It is smaller than that of the LDD region 46 formed therein.
이는 LDD이온주입시 경사각을 조절하므로써 가능하다.This is possible by adjusting the tilt angle during LDD ion implantation.
그리고 게이트 전극(44)의 하부로 오버랩되는 범위에 있어서도 더미 게이트 전극이 형성되지 않은 드레인쪽의 LDD영역이 소오스쪽의 LDD영역에 비해 더 많이 오버랩된다.In the overlapping area below the gate electrode 44, the LDD region on the drain side where the dummy gate electrode is not formed overlaps more than the LDD region on the source side.
이와 같이, 드레인쪽의 LDD영역이 소오스쪽에 비해 게이트 전극(44)의 하부로 많이 오버랩되면 핫 캐리어 효과를 효과적으로 감소시킬 수가 있다.As described above, when the LDD region on the drain side overlaps the lower portion of the gate electrode 44 as compared with the source side, the hot carrier effect can be effectively reduced.
이어서, 도 6b에 도시한 바와 같이, 게이트 전극(44) 및 더미 게이트 전극(45)을 마스크로 이용하여 반도체 기판(41)내에 이온주입을 통해 할로 불순물 영역(48)을 형성한다.6B, the halo impurity region 48 is formed through the ion implantation in the semiconductor substrate 41 using the gate electrode 44 and the dummy gate electrode 45 as a mask.
이어서, 도 6c에 도시한 바와 같이, 상기 게이트 전극(44) 및 더미 게이트 전극(45)을 포함한 반도체 기판(41)상에 절연막을 증착한 후, 에치백하여 상기 게이트 전극(44) 및 더미 게이트 전극(45)의 양측면에 사이드월 스페이서(49)를 형성한다.Subsequently, as shown in FIG. 6C, an insulating film is deposited on the semiconductor substrate 41 including the gate electrode 44 and the dummy gate electrode 45, and then etched back to form the gate electrode 44 and the dummy gate. Sidewall spacers 49 are formed on both sides of the electrode 45.
이후, 도 6d에 도시한 바와 같이, 상기 사이드월 스페이서(49) 및 게이트 전극(44), 그리고 더미 게이트 전극(45)을 마스크로 이용한 고농도의 불순물 이온주입을 실시하여 소오스 불순물 영역(50)과 드레인 불순물 영역(51)을 형성한다.Thereafter, as illustrated in FIG. 6D, a high concentration of impurity ions are implanted using the sidewall spacer 49, the gate electrode 44, and the dummy gate electrode 45 as a mask, thereby performing a source impurity region 50 and the source impurity region 50. The drain impurity region 51 is formed.
이상에서 상술한 바와 같이, 본 발명의 반도체 소자 및 그 제조방법은 소오스 불순물 영역과 드레인 불순물 영역을 비대칭적으로 형성함에 있어서, 숏 채널 효과 및 핫 캐리어 효과를 감소시키고, 드레인 전류를 증가시켜 소자의 특성을 향상시키는 효과가 있다.As described above, the semiconductor device and the method of manufacturing the same of the present invention reduce the short channel effect and the hot carrier effect in asymmetrically forming the source impurity region and the drain impurity region, and increase the drain current to increase the drain current. There is an effect of improving the properties.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980047370A KR100272529B1 (en) | 1998-11-05 | 1998-11-05 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980047370A KR100272529B1 (en) | 1998-11-05 | 1998-11-05 | Semiconductor device and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000031366A true KR20000031366A (en) | 2000-06-05 |
| KR100272529B1 KR100272529B1 (en) | 2000-12-01 |
Family
ID=19557282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980047370A KR100272529B1 (en) | 1998-11-05 | 1998-11-05 | Semiconductor device and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100272529B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464534B1 (en) * | 2002-05-13 | 2005-01-03 | 주식회사 하이닉스반도체 | A transistor of a semiconductor device and A method for forming the same |
| KR100925027B1 (en) * | 2002-12-26 | 2009-11-03 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR20160054943A (en) * | 2014-11-07 | 2016-05-17 | 삼성전자주식회사 | Method of forming a semiconductor device having gate electrode |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056347A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Method of manufacturing a semiconductor device |
| KR100356475B1 (en) * | 2000-12-29 | 2002-10-14 | 주식회사 하이닉스반도체 | Method of manufacturing a transistor |
| KR100903467B1 (en) * | 2007-08-24 | 2009-06-18 | 주식회사 동부하이텍 | A semiconductor device and the fabricating method thereof |
-
1998
- 1998-11-05 KR KR1019980047370A patent/KR100272529B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464534B1 (en) * | 2002-05-13 | 2005-01-03 | 주식회사 하이닉스반도체 | A transistor of a semiconductor device and A method for forming the same |
| KR100925027B1 (en) * | 2002-12-26 | 2009-11-03 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR20160054943A (en) * | 2014-11-07 | 2016-05-17 | 삼성전자주식회사 | Method of forming a semiconductor device having gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100272529B1 (en) | 2000-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10150195A (en) | Mosfet and its manufacture | |
| KR100223927B1 (en) | Field effect transistor and manufacture thereof | |
| KR0140719B1 (en) | Favrication method of mosfet | |
| KR100464534B1 (en) | A transistor of a semiconductor device and A method for forming the same | |
| JPS6055665A (en) | Manufacture of semiconductor device | |
| KR100272529B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100505676B1 (en) | Method for manufacturing CMOS transistor having lightly doped drain structure | |
| KR100257074B1 (en) | Mosfet and method for manufacturing the same | |
| JP3298483B2 (en) | Manufacturing method of high voltage MOSFET | |
| US20050133831A1 (en) | Body contact formation in partially depleted silicon on insulator device | |
| KR20000066568A (en) | Method of fabricating a semiconductor device | |
| KR100339430B1 (en) | Method for fabricating of semiconductor device | |
| KR100308652B1 (en) | Structure of transistor provided with triple-gate an method of forming the same | |
| KR100252842B1 (en) | Semiconductor device and its manufacture method | |
| KR20020002012A (en) | Transistor and method for manufacturing transistor | |
| KR100593134B1 (en) | Method for fabricating of flat ROM transistor | |
| KR100260366B1 (en) | Method for fabricating semiconductor device | |
| KR0144172B1 (en) | Mask ROM Manufacturing Method | |
| KR100205310B1 (en) | A semiconductor device and a method of the same | |
| KR0125296B1 (en) | Fabrication method of mosfet | |
| KR100313958B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100252767B1 (en) | A semiconductor device and method for fabricating the same | |
| KR100356784B1 (en) | Method for manufacturing cmos fet having micro line width | |
| KR100537272B1 (en) | Method for fabricating of semiconductor device | |
| JPH11214682A (en) | Fabrication of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |