KR100356475B1 - Method of manufacturing a transistor - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 보다 미세한 게이트 라인을 기존의 공정으로 형성할 때 발생하는 패터닝 능력의 한계, 게이트 라인의 저항 증가 및 게이트 산화막의 펀치에 의한 반도체 기판의 손상 가능성 등의 문제점을 해결하기 위하여, 다마신 법에 의해 더미 게이트층의 일부분을 식각하여 게이트 라인이 형성될 위치에 게이트 라인 트렌치를 형성하고, LDD 이온 주입을 실시하고, 게이트 라인 트렌치 내측벽에 절연막 스페이서를 형성하고, 게이트 라인 트렌치 저면에 노출된 반도체 기판 상에 게이트 산화막을 형성하고, 게이트 물질을 증착한 후 연마하여 게이트 라인 트렌치 내부에 게이트 라인을 형성한다. 게이트 라인 트렌치 내측벽에 형성된 절연막 스페이서는 기존의 방법으로 게이트 라인 측벽에 형성되는 스페이서와 그 형태가 반대로 형성되기 때문에 게이트 라인은 아래가 좁고 위는 넓은 형상으로 된다. 따라서, 게이트 라인의 하부 선폭 감소 및 상부 선폭 증대 효과를 통해 소자의 스위칭 속도 증대와 게이트 라인의 저항 개선을 동시에 구현할 수 있을 뿐만 아니라, 게이트 산화막을 식각 정지층으로 이용하지 않으므로 게이트 산화막의 펀치에 의한 반도체 기판의 손상을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device. The present invention relates to a method for fabricating a transistor having a finer gate line. In order to solve the problem, a portion of the dummy gate layer is etched by the damascene method to form a gate line trench at a position where a gate line is to be formed, an LDD ion implantation is performed, and an insulating film spacer is formed on the inner wall of the gate line trench. The gate oxide layer is formed on the semiconductor substrate exposed on the bottom of the gate line trench, and the gate material is deposited and polished to form a gate line inside the gate line trench. Since the insulating layer spacer formed on the inner side of the gate line trench is formed in the opposite manner to the spacer formed on the sidewall of the gate line by the conventional method, the gate line has a narrow bottom and a wide top. Therefore, the lower line width and the upper line width increase effect of the gate line not only increase the switching speed of the device and improve the resistance of the gate line but also do not use the gate oxide layer as an etch stop layer. Damage to the semiconductor substrate can be prevented.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 반도체 소자의 축소에 따른 미세한 게이트 라인 디파인(gate line define)의 한계, 게이트 라인의 미세화에 따른 저항 증가, 게이트 산화막의 박막화에 따른 게이트 산화막의 펀치(punch) 및 게이트 산화막의 펀치에 따른 반도체 기판의 손상(attack)을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, and more particularly, to the limitation of a fine gate line definition according to the shrinkage of a semiconductor device, an increase in resistance due to a miniaturization of a gate line, and a gate oxide film according to a thinning of a gate oxide film. The present invention relates to a transistor manufacturing method of a semiconductor device capable of preventing damage to a semiconductor substrate due to a punch and a punch of a gate oxide film.
일반적으로, 반도체 소자의 고집적화에 따라 회로 선폭과 간격의 축소가 지속적으로 진행되고 있다. 트랜지스터를 구동시키기 위한 게이트 라인의 경우 이미 0.1㎛에 임박하는 회로 선폭이 구현되고 있으며, 수년 이내에 0.1㎛ 이하의 게이트 라인을 형성하는 것이 요구될 것이다. 그런데, 현재 게이트 라인을 형성하기 위해 사용되고 있는 포토(photo) 장비로는0.1 ㎛ 이하의 게이트 라인을 디파인(define)하기 어려울 뿐만 아니라, 게이트 라인의 선폭이 줄어듦에 따른 저항 증가 등을 해결해야 한다. 또한, 반도체 소자의 고집적화로 박막화되어가는 게이트 산화막은 게이트 라인 형성을 위한 식각 공정시 게이트 산화막의 펀치(punch)에 따른 반도체 기판의 손상(attack) 문제를 해결해야 한다.In general, reductions in circuit line width and spacing continue to increase in accordance with high integration of semiconductor devices. In the case of a gate line for driving a transistor, a circuit line width of 0.1 μm is already implemented, and it will be required to form a gate line of 0.1 μm or less within a few years. However, as photo equipment currently used to form the gate line, it is difficult to fine-define gate lines of 0.1 μm or less, and an increase in resistance due to a decrease in the line width of the gate line has to be solved. In addition, the gate oxide film, which is thinned due to high integration of the semiconductor device, has to solve a problem of damage to the semiconductor substrate due to the punch of the gate oxide film during the etching process for forming the gate line.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of a device for explaining a transistor manufacturing method of a conventional semiconductor device.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브영역(active region)을 디파인(define) 한다. 액티브 영역의 반도체 기판(11) 상에 게이트 산화막(13)을 형성한다. 게이트 산화막(13)을 포함한 전체 구조상에 게이트 물질층(14)을 형성한다. 게이트 물질층(14) 상에 게이트 마스크(18)를 형성한다. 게이트 마스크(18)는 주로 포토레지스트(photoresist)를 도포한 후에 노광 및 현상 공정을 통해 패터닝하며, 게이트 라인이 형성될 부분이 덮혀(close)지고, 그 이외의 부분이 개방(open)되어 있다.Referring to FIG. 1A, an isolation layer 12 is formed on a semiconductor substrate 11 to define an active region. A gate oxide film 13 is formed on the semiconductor substrate 11 in the active region. The gate material layer 14 is formed over the entire structure including the gate oxide film 13. A gate mask 18 is formed on the gate material layer 14. The gate mask 18 is mainly patterned through an exposure and development process after applying a photoresist, and the part where the gate line is to be formed is closed and the other part is open.
도 1b를 참조하면, 게이트 물질층(14)의 노출된 부분을 식각 공정으로 제거하여 게이트 라인(140)을 형성한다. 이후, LDD 이온 주입 공정으로 반도체 기판(11)에 라이트 도프트 영역(lightly doped area; 15)을 형성한다.Referring to FIG. 1B, the exposed portion of the gate material layer 14 is removed by an etching process to form the gate line 140. Thereafter, a light doped area 15 is formed in the semiconductor substrate 11 by an LDD ion implantation process.
도 1c를 참조하면, 게이트 라인(140)의 측벽에 절연막 스페이서(16)를 형성하고, 소오스/드레인 이온 주입 공정으로 소오스/드레인 접합부(17)를 형성한다.Referring to FIG. 1C, an insulating film spacer 16 is formed on sidewalls of the gate line 140, and a source / drain junction 17 is formed by a source / drain ion implantation process.
상기한 종래의 방법은 가장 일반적인 LDD 구조의 트랜지스터 제조 방법이다. 이러한 방법은 예를 들어, 0.1㎛ 이상의 선폭을 갖는 게이트 라인이 적용되는 반도체 소자 제조 공정에서는 소자의 전기적 특성이나 공정적인 측면에서 문제가 발생되지 않으나, 0.1㎛ 이하의 게이트 라인 선폭이 요구되는 고집적 소자 제조 공정에서는 문제가 발생된다. 이러한 문제는 게이트 라인의 선폭의 축소에 따른 저항 증가 및 스위칭 속도 저하가 있고, 현재의 노광 및 식각 장비를 이용해서 미세한 선폭을 갖는 게이트 라인을 형성하기 어려움이 있다.The conventional method described above is the transistor manufacturing method of the most common LDD structure. This method, for example, in the semiconductor device manufacturing process to which a gate line having a line width of 0.1㎛ or more is not a problem in terms of the electrical characteristics or process of the device, but a highly integrated device requiring a gate line width of 0.1㎛ or less Problems arise in the manufacturing process. Such a problem has an increase in resistance and a decrease in switching speed due to a reduction in the line width of the gate line, and it is difficult to form a gate line having a fine line width using current exposure and etching equipment.
반도체 소자의 고집적화를 실현하기 위해서는 트랜지스터에서 게이트 라인의축소가 가장 기본적으로 이루어져야 하며, 게이트 라인의 축소로 인한 저항 증가 및 스위칭 속도 저하 문제를 해결해야 한다. 그러나, 기존의 게이트 라인 형성은 일반적인 노광/건식 식각 공정에 의해 이루어 지는데, 노광 공정이 이미 한계에 이르고 있어 작은 선폭의 형성 및 유지가 문제가 되고 있으며, 이를 극복하기 위해 포토레지스트 및 장비의 개선과 위상반전 마스크(Phase Shift Mask)등이 개발되고 있으나, 여전히 0.1㎛급에서 게이트 라인의 안정적인 형성은 어렵다. 게이트 라인의 선폭을 감소시키기 위해 게이트 라인 건식 식각 공정의 BARC 식각 공정을 조절하여 포토레지스트를 축소시켜서 최종적인 게이트 라인 선폭을 줄이는 방법이 있으나, 이는 트랜지스터의 약간의 성능 향상만 있을뿐 실제 소자를 축소시키지는 못한다. 또한, 게이트 라인 식각시 발생할 수 있는 노칭(notching) 현상을 이용하여 실제 게이트 라인으로 작용하는 면적을 축소시키는 방법이 실제 응용이 되고 있으나, 이는 공정의 재현성 확보가 어려울 뿐만 아니라, 게이트 라인 회로의 패턴(pattern) 배치 환경에 따라 노칭 발생 정도가 다르기 때문에 게이트 라인의 유효 선폭이 패턴(pattern)에 따라 다르게 된다. 노칭이 발생하게 되면 게이트 라인의 아래 부분이 줄어들기 때문에 웨이퍼(wafer)를 검사(inspection)하여도 게이트 라인의 유효 선폭을 모니터(monitor)할 수가 없다는 것도 문제이다.In order to achieve high integration of semiconductor devices, reduction of gate lines in a transistor must be basically performed, and the problem of increased resistance and reduced switching speed due to reduction of gate lines must be solved. However, the conventional gate line is formed by a general exposure / dry etching process, and since the exposure process has already reached its limit, the formation and maintenance of a small line width becomes a problem. Phase shift masks have been developed, but stable formation of gate lines is still difficult at 0.1㎛. In order to reduce the line width of the gate line, there is a method of reducing the final gate line line width by adjusting the BARC etching process of the gate line dry etching process to reduce the photoresist. I can't let you. In addition, a method of reducing an area acting as an actual gate line by using a notching phenomenon that may occur during gate line etching has become a practical application, but it is not only difficult to secure reproducibility of the process, but also a pattern of a gate line circuit Since the degree of notching is different depending on the (pattern) arrangement environment, the effective line width of the gate line is different depending on the pattern. Another problem is that when notching occurs, the lower portion of the gate line is reduced so that the effective line width of the gate line cannot be monitored even if the wafer is inspected.
이와 같이, 회로 선폭의 감소는 게이트 라인의 저항을 증대시키게 되는데, 이를 해결하기 위해 메탈 게이트(Metal Gate) 혹은 폴리 메탈 게이트(Poly Metal Gate)의 적용이 검토되고 있다. 그러나, 메탈 게이트의 경우 고온에 견딜 수가 없기 때문에 후속 공정인 소오스/드레인 열공정(S/D Anneal)과 살리사이드(Salicide)형성, 층간 절연막으로 BPSG 막을 형성한 후에 실시하는 평탄화 열공정(BPSG anneal), 캐패시터(Capacitor)의 형성 등의 고온 열공정의 적용이 제한되는 문제가 있다.As described above, the reduction of the circuit line width increases the resistance of the gate line. To solve this problem, application of a metal gate or a poly metal gate has been considered. However, the metal gate cannot withstand high temperatures, so the planarization thermal process (BPSG anneal) is performed after forming a source / drain thermal process (S / D Anneal), a salicide, and forming a BPSG film with an interlayer insulating film. ), There is a problem in that the application of a high temperature thermal process such as the formation of a capacitor is limited.
한편, 소자의 구동 속도를 향상시키기 위해서는 게이트 전극에 축적되는 전하를 증가시키는 것이 필요하다. 저소비 전력 소자의 경우 낮은 게이트 전압에서도 정상적으로 작동하기 위해서도 게이트 전극의 정전용량을 증대시키는 것이 필요하다. 게이트 식각시 게이트 산화막이 식각 정지층(etch stop layer)으로 작용을 하게 되는데, 불충분한 선택비 마진으로 인해 게이트 산화막이 뚫릴 경우 게이트와 동일한 물질로 된 반도체 기판이 심하게 손상(Attack)을 받게 된다. 게이트 식각시 N-타입, P-타입, 언도프트 폴리(Undoped Poly)의 식각 속도가 모두 다르기 때문에 선택비의 확보는 더욱 어렵다.On the other hand, in order to improve the driving speed of the device, it is necessary to increase the charge accumulated in the gate electrode. In the case of low power consumption devices, it is necessary to increase the capacitance of the gate electrode to operate normally even at a low gate voltage. When the gate is etched, the gate oxide layer serves as an etch stop layer. When the gate oxide is pierced due to insufficient selectivity margin, the semiconductor substrate made of the same material as the gate is severely damaged. When the gate is etched, the etching rate of the N-type, P-type, and undoped poly are all different, so securing the selectivity is more difficult.
따라서, 본 발명은 반도체 소자의 축소에 따른 미세한 게이트 라인 디파인의 한계, 게이트 라인의 미세화에 따른 저항 증가, 게이트 산화막의 박막화에 따른 게이트 산화막의 펀치 및 게이트 산화막의 펀치에 따른 반도체 기판의 손상을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention prevents damage to the semiconductor substrate due to the limitation of the fine gate line definition due to the shrinking of the semiconductor device, the increase in resistance due to the miniaturization of the gate line, the punching of the gate oxide film and the punching of the gate oxide film due to the thinning of the gate oxide film. It is an object of the present invention to provide a method for manufacturing a transistor of a semiconductor device.
본 발명의 다른 목적은 기존의 장비를 이용하여 보다 더 미세한 선폭을 갖는 게이트 라인을 형성할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a transistor of a semiconductor device capable of forming a gate line having a finer line width using existing equipment.
본 발명의 또 다른 목적은 반도체 소자의 고집적화를 실현시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.Another object of the present invention is to provide a method for manufacturing a transistor of a semiconductor device capable of realizing high integration of the semiconductor device.
이러한 목적들을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 버퍼층, 하부 소자 보호층 및 더미 게이트층을 순차적으로 형성하는 단계; 상기 더미 게이트층 및 상기 하부 소자 보호층을 순차적으로 일부분 식각하여 게이트 라인 트렌치를 형성하는 단계; LDD 이온 주입 공정으로 상기 반도체 기판에 라이트 도프트 영역을 형성하는 단계; 상기 게이트 라인 트렌치의 내측벽에 절연막 스페이서를 형성하는 단계; 상기 버퍼층의 노출된 부분을 제거한 후, 게이트 산화막을 형성하는 단계; 상기 게이트 산화막이 형성된 전체 구조상에 게이트 라인 물질층을 형성하는 단계; 상기 게이트 물질층을 상기 더미 게이트층이 노출되는 시점까지 연마하는 단계; 상기 더미 게이트층 및 상기 하부 소자 보호층을 제거하는 단계; 및 소오스/드레인 이온 주입 공정으로 소오스/드레인 접합부를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including sequentially forming a buffer layer, a lower device protection layer, and a dummy gate layer on a semiconductor substrate; Sequentially etching the dummy gate layer and the lower device protection layer to form a gate line trench; Forming a light doped region on the semiconductor substrate by an LDD ion implantation process; Forming an insulating film spacer on an inner sidewall of the gate line trench; Removing the exposed portion of the buffer layer and forming a gate oxide film; Forming a gate line material layer on the entire structure in which the gate oxide film is formed; Polishing the gate material layer to a point where the dummy gate layer is exposed; Removing the dummy gate layer and the lower device protection layer; And forming a source / drain junction by a source / drain ion implantation process.
도 1a 내지 도 1c는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a transistor manufacturing method of a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of a device for explaining a transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 반도체 기판 12, 22: 소자 분리막11, 21: semiconductor substrate 12, 22: device isolation film
13, 23: 게이트 산화막 14, 24: 게이트 물질층13, 23: gate oxide film 14, 24: gate material layer
140, 240: 게이트 라인 15, 25: 라이트 도프트 영역140 and 240: gate lines 15 and 25: light doped region
16, 26: 절연막 스페이서 17, 27: 소오스/드레인 접합부16 and 26 insulating film spacers 17 and 27 source / drain junctions
18, 28: 게이트 마스크 31: 버퍼층18, 28: gate mask 31: buffer layer
32: 하부 소자 보호층 33: 더미 게이트층32: lower element protection layer 33: dummy gate layer
34: 게이트 라인 트렌치34: gate line trench
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(21)에 소자 분리막(22)을 형성하여 액티브영역을 디파인한다. 소자 분리막(22)이 형성된 반도체 기판(21)의 전체구조 상에 버퍼층(buffer layer; 31), 하부 소자 보호층(32) 및 더미 게이트층(dummy gate layer; 33)을 순차적으로 형성한다. 더미 게이트층(33) 상에 게이트 마스크(28)를 형성한다.Referring to FIG. 2A, the isolation layer 22 is formed on the semiconductor substrate 21 to define the active region. A buffer layer 31, a lower device protection layer 32, and a dummy gate layer 33 are sequentially formed on the entire structure of the semiconductor substrate 21 on which the device isolation layer 22 is formed. The gate mask 28 is formed on the dummy gate layer 33.
상기에서, 버퍼층(31)은 열 산화 공정 혹은 저압 화학 기상 증착(LPCVD)법에 의해 산화물(oxide)을 50 내지 200Å의 두께로 증착하여 형성한다. 하부 소자 보호층(32)은 후에 게이트 라인이 형성될 부분에 게이트 라인 트렌치(gate line trench)를 형성할 때 식각 정지층(etch stop layer)로 이용을 하게 되며, 반응로(Furnace)에서 저압 화학 기상 증착법에 의해 질화물(nitride)을 200 내지 500Å의 두께로 증착하여 형성한다. 더미 게이트층(33)은 저압 화학 기상 증착법에 의해 산화물을 1500 내지 2500Å의 두께로 증착하여 형성하는데, 증착 두께는 설계된 게이트 라인의 두께를 고려하여 조절한다. 게이트 마스크(28)는 도 1a에 사용된 기존의 게이트 마스크(18)와는 역상으로 형성을 하며, 구현하고자 하는 게이트 라인 폭(gate width)과 스페이서 폭(spacer width)을 더한 크기로 형성한다. 게이트 마스크(28)는 포토레지스트를 도포하여 형성하는데, 식각 대상인 더미 게이트층(33)의 두께가 얇아 질수록 포토레지스트의 도포 두께를 얇게 할 수 있어 포토 공정의 충분한 마진(margin)을 확보할 있다. 예를 들어, 더미 게이트층(33)이 1500 내지 2500Å의 두께일 경우 더미 게이트층(33)은 2000 내지 3000Å로 얇게 도포하여 식각 마스크로 사용할 수 있어 노광 공정의 충분한 마진을 확보할 수 있다.In the above, the buffer layer 31 is formed by depositing an oxide to a thickness of 50 to 200 Pa by a thermal oxidation process or low pressure chemical vapor deposition (LPCVD). The lower device protection layer 32 serves as an etch stop layer when a gate line trench is later formed in a portion where a gate line is to be formed, and is used as a low pressure chemical in a furnace. Nitride is formed by vapor deposition to a thickness of 200 to 500 mW. The dummy gate layer 33 is formed by depositing an oxide to a thickness of 1500 to 2500 kPa by a low pressure chemical vapor deposition method, the deposition thickness is adjusted in consideration of the thickness of the designed gate line. The gate mask 28 is formed in a reverse phase from the conventional gate mask 18 used in FIG. 1A, and has a size obtained by adding a gate line width and a spacer width to be implemented. The gate mask 28 is formed by applying a photoresist. As the thickness of the dummy gate layer 33 to be etched becomes thinner, the application thickness of the photoresist may be reduced, thereby securing sufficient margin of the photo process. . For example, when the dummy gate layer 33 has a thickness of 1500 to 2500 GPa, the dummy gate layer 33 may be applied as a thin film to 2000 to 3000 GPa to be used as an etching mask, thereby ensuring sufficient margin of the exposure process.
도 2b를 참조하면, 하부 소자 보호층(32)을 식각 정지층으로 하여 더미 게이트층(33)의 노출된 부분을 먼저 식각하고, 이후 노출된 하부 소자 보호층(32)을 식각하여 게이트 라인이 형성될 위치에 게이트 라인 트렌치(34)를 형성한다. LDD 이온 주입 공정으로 반도체 기판(21)에 라이트 도프트 영역(25)을 형성한다.Referring to FIG. 2B, the exposed portion of the dummy gate layer 33 is etched first using the lower device protection layer 32 as an etch stop layer, and then the exposed lower device protection layer 32 is etched to form a gate line. A gate line trench 34 is formed at the position to be formed. The light doped region 25 is formed in the semiconductor substrate 21 by an LDD ion implantation process.
상기에서, 더미 게이트층(33)의 식각은 플라즈마 건식 식각법에 의해 압력을 30 내지 150mToor로 하고, 전력을 1000 내지 1500W로 하고, 자기장을 0 내지 50G로 하고, C4F8가스 유량을 15 내지 30sccm으로 하고, O2가스 유량을 10 내지 20sccm으로 하고, Ar 가스 유량을 300 내지 500sccm으로 하는 조건으로 진행한다. 하부 소자 보호층(32)은 질화물로 형성된 경우 인산을 이용하여 식각한다. LDD 이온 주입 공정은 핫 캐리어 효과(hot carrier effect)를 방지하기 위해 실시하는데, 경사(tilt) 및 회전(rotation) 상태에서 진행이 되며, 남아 있는 더미 게이트층(33)은 차단 벽(shielding wall)로 사용하여 도핑 지역(doping area)을 제한 시킨다.In the above, the etching of the dummy gate layer 33 is a pressure of 30 to 150mToor, a power of 1000 to 1500W, a magnetic field of 0 to 50G, and a C 4 F 8 gas flow rate 15 by plasma dry etching. The flow rate is set to 30 sccm, the O 2 gas flow rate is 10-20 sccm, and the Ar gas flow rate is 300-500 sccm. When the lower device protection layer 32 is formed of nitride, it is etched using phosphoric acid. The LDD ion implantation process is performed to prevent a hot carrier effect. The LDD ion implantation process is performed in a tilt and rotation state, and the remaining dummy gate layer 33 is a shielding wall. Use to limit the doping area.
도 2c를 참조하면, 게이트 라인 트렌치(34)의 내측벽에 절연막 스페이서(26)를 형성한다.Referring to FIG. 2C, an insulating film spacer 26 is formed on the inner wall of the gate line trench 34.
상기에서, 절연막 스페이서(26)는 저압 화학 기상 증착법에 의해 질화물을 증착한 후, 플라즈마 건식 식각을 통해 형성된다. 절연막 스페이서(26)는 후에 형성될 게이트 라인 하부의 유효 폭을 결정하게 된다. 즉, 게이트 라인 하부 폭은 절연막 스페이서(26)의 폭에 큰 영향을 받게되며, 본 발명의 실시예에서는 절연막 스페이서(26)를 300 내지 700Å의 두께로 형성한다. 따라서, 구현하고자 하는 게이트라인 폭은 노광 공정의 디파인 능력에 따라 형성되는 게이트 라인 트렌치(34)의 폭과 절연막 스페이서(26)의 식각 조건들에 의해 결정된다. 본 발명의 실시예에서, 게이트 라인 트렌치(34)는 기존의 노광 장비를 사용하여 형성하고, 절연막 스페이서(26)는 압력을 50 내지 100mTorr로 하고, 전력을 500 내지 1000W로 하고, CF4가스 유량을 30 내지 50sccm으로 하고, CHF3가스 유량을 10 내지 30sccm으로 하고, O2가스 유량을 0 내지 10sccm으로 하고, Ar 가스 유량을 200 내지 400sccm으로 하는 조건으로 플라즈마 건식 식각하여 형성한다. 절연막 스페이서(26)를 형성하기 위한 식각 공정은 버퍼층(31)에서 식각이 종료되도록 하여 후에 게이트 산화막이 형성되어야 할 반도체 기판(21) 부분의 손상(attack)을 방지한다.In the above, the insulating layer spacer 26 is formed through plasma dry etching after depositing nitride by a low pressure chemical vapor deposition method. The insulating film spacer 26 determines the effective width of the lower gate line to be formed later. That is, the width of the lower gate line is greatly influenced by the width of the insulating film spacer 26. In the exemplary embodiment of the present invention, the insulating film spacer 26 is formed to have a thickness of 300 to 700 300. Therefore, the gate line width to be implemented is determined by the width of the gate line trench 34 and the etching conditions of the insulating film spacer 26 formed according to the fine ability of the exposure process. In the embodiment of the present invention, the gate line trench 34 is formed using conventional exposure equipment, and the insulating film spacer 26 has a pressure of 50 to 100 mTorr, a power of 500 to 1000 W, and a CF 4 gas flow rate. To 30 to 50 sccm, a CHF 3 gas flow rate of 10 to 30 sccm, an O 2 gas flow rate of 0 to 10 sccm, and an Ar gas flow rate of 200 to 400 sccm. The etching process for forming the insulating film spacer 26 allows the etching to be terminated in the buffer layer 31 to prevent the attack of the portion of the semiconductor substrate 21 on which the gate oxide film is to be formed later.
도 2d를 참조하면, 게이트 라인 트렌치(34) 저면에 노출된 버퍼층(31)을 제거한 후, 게이트 산화막(23)을 형성한다. 게이트 산화막(23)이 형성된 전체 구조상에 게이트 물질층(24)을 형성한다.Referring to FIG. 2D, after removing the buffer layer 31 exposed on the bottom surface of the gate line trench 34, the gate oxide layer 23 is formed. The gate material layer 24 is formed on the entire structure in which the gate oxide film 23 is formed.
상기에서, 버퍼층(31)은 산화물질로 형성된 경우 HF를 이용한 세정(cleaning) 단계에서 제거가 되도록한다. 게이트 산화막(23)은 열 산화 공정을 통해 10 내지 30Å의 두께로 형성한다. 게이트 라인 물질층(24)은 화학 기상 증착법으로 폴리실리콘을 증착하여 형성한다. 게이트 라인 물질층(24)은 그 증착 두께가 후속 화학적 기계적 연마(CMP) 공정에서 충분한 평탄화가 가능하도록 3000 내지 5000Å의 두께로 증착하여 형성한다. 게이트 라인 물질층(24)으로 폴리실리콘 외에도 통상적으로 게이트 라인에 적용되고 있는 금속 및 금속 화합물 등 모든 전도성물질로 형성 가능하다.In the above, when the buffer layer 31 is formed of an oxide material, the buffer layer 31 is removed in a cleaning step using HF. The gate oxide film 23 is formed to a thickness of 10 to 30 kPa through a thermal oxidation process. The gate line material layer 24 is formed by depositing polysilicon by chemical vapor deposition. The gate line material layer 24 is formed by depositing a thickness of 3000-5000 kPa so that the deposition thickness is sufficient for planarization in subsequent chemical mechanical polishing (CMP) processes. In addition to polysilicon, the gate line material layer 24 may be formed of any conductive material such as a metal and a metal compound that are typically applied to the gate line.
도 2e를 참조하면, 화학적 기계적 연마 공정으로 게이트 물질층(24)을 더미 게이트층(33)이 노출되는 시점까지 연마하고, 노출된 더미 게이트층(33)을 제거하고, 노출된 하부 소자 보호층(32)을 제거한다. 이로 인하여, 게이트 라인 트랜치(34) 내에 게이트 라인(240)이 형성된다. 소오스/드레인 이온 주입 공정으로 소오스/드레인 접합부(27)를 형성한다.Referring to FIG. 2E, the gate material layer 24 is polished by the chemical mechanical polishing process until the dummy gate layer 33 is exposed, the exposed dummy gate layer 33 is removed, and the exposed lower element protective layer. Remove (32). As a result, the gate line 240 is formed in the gate line trench 34. The source / drain junction 27 is formed by a source / drain ion implantation process.
상기에서, 화학적 기계적 연마 공정은 산화물(oxide)로 형성된 더미 게이트층(33)을 이용하여 엔드 포인트(end point)를 검출하여 진행하고, 더미 게이트층(33)은 HF를 이용한 습식 식각법에 의해 제거하고, 질화물로 형성된 하부소자 보호층(32)은 압력을 50 내지 150mTorr로 하고, 전력을 500 내지 1000W로 하고, CF4가스 유량을 20 내지 40sccm으로 하고, CHF3가스 유량을 10 내지 20sccm으로 하고, O2가스 유량을 0 내지 10sccm으로 하고, Ar 가스 유량을 200 내지 400sccm으로 하는 조건으로 플라즈마 건식 식각법으로 제거한다. 하부 소자 보호층(32) 제거시 버퍼층(31)을 식각 정지층으로 이용하여 반도체 기판(21)의 손상(attack)을 방지한다.In the above, the chemical mechanical polishing process is performed by detecting an end point by using a dummy gate layer 33 formed of oxide, and the dummy gate layer 33 is a wet etching method using HF. The lower element protective layer 32 formed of nitride was removed at a pressure of 50 to 150 mTorr, a power of 500 to 1000 W, a CF 4 gas flow rate of 20 to 40 sccm, and a CHF 3 gas flow rate of 10 to 20 sccm. Then, the O 2 gas flow rate is 0 to 10 sccm, and the Ar gas flow rate is removed by plasma dry etching under the condition of 200 to 400 sccm. When the lower device protection layer 32 is removed, the buffer layer 31 is used as an etch stop layer to prevent damage to the semiconductor substrate 21.
상기한 본 발명은 보다 미세한 게이트 라인을 기존의 공정에서 형성시 발생하는 디파인(define) 능력의 한계, 게이트 라인의 저항 증가, 게이트 산화막의 펀치(punch)에 의한 반도체 기판의 손상(attack) 가능성 등의 문제점을 해결하기 위하여, 다마신(damascene) 법에 의해 패턴(pattern)을 형성 즉, 게이트 라인 트렌치를 형성한다. 이때 절연막 스페이서를 기존의 방법과 반대의 형상(profile)으로 형성하여 게이트 라인이 아래는 좁고 위는 넓은 형상으로 되도록 한다. 이로써 게이트 라인은 하부 선폭의 감소에 의한 효과와 상부 선폭의 증대 효과를 통해 소자의 스위칭 속도의 증대와 게이트 라인의 저항 개선을 동시에 구현한다. 또한, 게이트 산화막은 기존과 달리 게이트 라인 형성시에 식각 정지층으로 이용하지 않으므로 반도체 기판의 손상 가능성을 억제한다.As described above, the present invention has a limitation in the fine ability generated when forming a finer gate line in a conventional process, an increase in resistance of the gate line, a possibility of damage of the semiconductor substrate due to a punch of the gate oxide film, and the like. In order to solve the problem, a pattern is formed by a damascene method, that is, a gate line trench is formed. At this time, the insulating film spacer is formed in a profile opposite to the conventional method so that the gate line has a narrow bottom and a wide top. As a result, the gate line simultaneously increases the switching speed of the device and improves the resistance of the gate line through the effect of reducing the lower line width and increasing the upper line width. In addition, unlike the conventional method, the gate oxide layer is not used as an etch stop layer when forming the gate line, thereby reducing the possibility of damage to the semiconductor substrate.
상술한 바와 같이, 본 발명은 게이트 라인을 구현하고자 하는 폭 보다 크게 디파인한 후 게이트 라인이 형성될 부분을 트렌치로 형성하고, 절연막 스페이서를 트렌치 내측벽에 형성하여 액티브 영역에서 차지하는 게이트 라인의 폭을 감소시키므로, 보다 미세한 게이트 라인의 패턴을 얻을 수 있다. 따라서, 기존의 장비를 이용하여 0.1㎛급 이하의 보다 미세한 게이트 라인을 형성할 수 있어, 소자를 축소시키고 동작 특성을 개선시키는 것이 가능하게 되어 제조 원가를 낮추면서 고성능의 반도체 소자를 구현할 수 있다.As described above, according to the present invention, a portion of the gate line to be formed is formed as a trench after dipping larger than a width to implement the gate line, and an insulating layer spacer is formed on the inner wall of the trench to form a width of the gate line occupying the active region. By reducing, a finer pattern of gate lines can be obtained. Therefore, it is possible to form a finer gate line of 0.1 ㎛ or less by using the existing equipment, it is possible to reduce the device and improve the operating characteristics to implement a high-performance semiconductor device while lowering the manufacturing cost.
또한, 본 발명은 게이트 라인을 트렌치를 이용하여 형성하고, 절연막 스페이서를 기존과 반대 형상으로 형성하므로, 게이트 라인의 아래는 좁고 위는 넓은 형상으로 형성할 수 있다. 따라서, 기존의 방법으로 형성되는 게이트 라인과 비교할 때, 본 발명의 게이트 라인은 하부 선폭 감소 효과로 미세 패턴을 얻을 수 있으며,상부 선폭은 단면적이 기존과 동일한 폭으로 되어 미세 패턴으로 인한 저항 증가가 없다.In addition, according to the present invention, since the gate line is formed by using a trench and the insulating film spacer is formed in a shape opposite to that of the conventional, the gate line may be formed in a narrow shape and a wide top thereof. Therefore, compared with the gate line formed by the conventional method, the gate line of the present invention can obtain a fine pattern with the effect of reducing the lower line width, and the upper line width has the same cross-sectional area as the conventional width, so that the increase in resistance due to the fine pattern is increased. none.
게다가, 본 발명은 점차 박막화되고 있는 게이트 산화막을 식각 정지층으로 한 게이트 물질층의 식각 공정이 없으므로, 게이트 산화막의 펀치와 반도체 기판의 손상 가능성을 배제할 수 있으며, 이로서 소자의 수율을 향상시킬 수 있다. 또한, 게이트 물질층의 식각 공정이 없으므로, 폴리실리콘 뿐만 아니라 다양한 물질을 게이트 라인으로 사용할 수 있어 메탈 게이트 등의 구현이 용이해지며, 이로서 소자의 특성을 개선시킬 수 있다.In addition, the present invention eliminates the etching process of the gate material layer using the gate oxide film, which is becoming thinner, as the etch stop layer, thereby eliminating the possibility of punching the gate oxide film and damaging the semiconductor substrate, thereby improving the yield of the device. have. In addition, since there is no etching process of the gate material layer, various materials as well as polysilicon may be used as the gate line, thereby facilitating the implementation of a metal gate, thereby improving the characteristics of the device.
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