KR100518527B1 - Manufacturing method of semiconductor device having low resistance gate electrode - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000463 material Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 20
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229920006254 polymer film Polymers 0.000 claims description 7
- 229920000642 polymer Polymers 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
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Abstract
본 발명은 반도체 기판 상에 산화막을 형성한 후, 상기 산화막 상에 금속 실리사이드막이나 금속막으로 저저항의 도전막을 형성한다. 상기 도전막 상에 마스크막 패턴을 형성한 후, 상기 마스크막 패턴을 식각마스크로 상기 도전막 및 산화막을 식각하여 게이트 전극과 게이트 산화막을 형성한다. 상기 게이트 전극과 마스크막 패턴을 내산화성이 강한 물질막으로 캡핑시킨 후, 상기 게이트 전극과 마스크막이 물질막으로 갭핑된 반도체 기판을 산화시켜 상기 게이트 전극시 발생하는 게이트 산화막의 엣지부 손상을 회복시키는 것을 포함한다. 이에 따라, 본 발명은 게이트 전극 물질로써 금속 실리사이드막이나 금속막의 저저항 물질을 사용할 때 상기 게이트 전극을 캡핑하도록 내산화성이 강한 물질막이 형성되어 있어 게이트 전극이 산화되는 것을 방지하면서도 산화공정을 통하여 게이트 산화막의 손상을 회복할 수 있다.The present invention forms an oxide film on a semiconductor substrate, and then forms a low resistance conductive film on the oxide film with a metal silicide film or a metal film. After forming a mask layer pattern on the conductive layer, the conductive layer and the oxide layer are etched using the mask layer pattern as an etch mask to form a gate electrode and a gate oxide layer. After capping the gate electrode and the mask layer pattern with a material having a high oxidation resistance, the gate electrode and the mask layer may be oxidized to oxidize the semiconductor substrate gapped with the material layer to recover edge damage of the gate oxide layer generated during the gate electrode. It includes. Accordingly, in the present invention, when a metal silicide film or a low resistance material of the metal film is used as the gate electrode material, a strong oxidation resistant material film is formed to cap the gate electrode, thereby preventing the gate electrode from being oxidized, but using the gate process through the oxidation process. Damage to the oxide film can be repaired.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 저저항의 게이트 전극을 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a low resistance gate electrode.
일반적으로, 반도체 소자를 제조하는 데 있어서 게이트 전극으로 폴리실리콘막을 이용한다. 그런데, 반도체 소자가 고집적화됨에 따라 게이트 전극을 저저항의 물질로 대체하려는 노력이 이루어지고 있다. 먼저, 폴리실리콘막을 게이트 전극으로 이용하는 종래의 반도체 소자의 제조방법을 설명한다. Generally, a polysilicon film is used as a gate electrode in manufacturing a semiconductor device. However, as semiconductor devices have been highly integrated, efforts have been made to replace gate electrodes with low-resistance materials. First, the manufacturing method of the conventional semiconductor element which uses a polysilicon film as a gate electrode is demonstrated.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 1을 참조하면, 실리콘 기판(1) 상에 산화막(3)을 형성한 다음, 게이트 전극용 도전막(5)을 형성한다. 상기 도전막(5)으로는 불순물이 도핑된 폴리실리콘막을 이용한다.이어서, 상기 도전막(5) 상에 사진공정으로 게이트 전극을 패터닝하기 위하여 감광막 패턴(7)을 형성한다. Referring to FIG. 1, an oxide film 3 is formed on a silicon substrate 1, and then a conductive film 5 for a gate electrode is formed. An impurity doped polysilicon film is used as the conductive film 5. Next, a photosensitive film pattern 7 is formed on the conductive film 5 to pattern the gate electrode by a photolithography process.
도 2를 참조하면, 상기 감광막 패턴(7)을 마스크로 도전막(5) 및 산화막(3)을 플라즈마 식각이나 반응성 이온 식각 등의 건식식각방법으로 식각하여 게이트 산화막(3a) 및 게이트 전극(5a)을 형성한다. 이때, 상기 건식 식각에 의하여 게이트 산화막(3a)의 엣지부분이 도 2에 도시한 바와 같이 손상을 입게 된다. 이러한 게이트 산화막(3a)의 손상은 반도체 소자의 특성, 예컨대 게이트 산화막의 절연파괴가 발생하여 반도체 소자의 신뢰성을 떨어뜨리게 된다. 따라서, 게이트 전극(5a) 형성 후에 게이트 산화막(3a)의 손상을 없애기 위한 후속공정이 필수적으로 실시되어야 한다Referring to FIG. 2, the conductive film 5 and the oxide film 3 are etched using a dry etching method such as plasma etching or reactive ion etching using the photoresist pattern 7 as a mask to form a gate oxide film 3a and a gate electrode 5a. ). At this time, the edge portion of the gate oxide film 3a is damaged by the dry etching as shown in FIG. 2. The damage of the gate oxide film 3a causes the breakdown of the characteristics of the semiconductor device, for example, the gate oxide film, resulting in deterioration of the reliability of the semiconductor device. Therefore, after the gate electrode 5a is formed, a subsequent process for removing the damage of the gate oxide film 3a must be essentially performed.
도 3을 참조하면, 먼저, 감광막 패턴(7)을 제거한다. 이어서, 게이트 전극(5a) 형성 후의 후속공정으로써 게이트 전극(5a)이 형성된 실리콘 기판(1)을 산화시켜 제2 산화막(9)을 형성한다. 이렇게 되면, 상기 건식 식각시 손상된 게이트 산화막(3a) 엣지부분을 회복시시켜 반도체 소자의 신뢰성을 향상시킬 수 있다. Referring to FIG. 3, first, the photoresist pattern 7 is removed. Subsequently, as a subsequent step after the gate electrode 5a is formed, the silicon substrate 1 on which the gate electrode 5a is formed is oxidized to form a second oxide film 9. In this case, the edge portion of the gate oxide film 3a damaged during the dry etching may be recovered to improve the reliability of the semiconductor device.
그런데, 상기 종래의 반도체 소자의 제조방법에 이용되는 산화공정은 게이트 전극(5a) 물질로 폴리실리콘막을 이용하기 때문에 효과적으로 게이트 산화막(3a)의 엣지부 손상을 회복할 수 있다. However, since the polysilicon film is used as the gate electrode 5a material in the oxidation process used in the conventional method of manufacturing a semiconductor device, damage to the edge portion of the gate oxide film 3a can be effectively recovered.
그러나, 게이트 전극 물질로서 저저항의 타이타늄 실리사이드막(TiSix)나 텅스텐(W) 등의 저저항의 금속막을 사용할 경우 상기 타이타늄 실리사이드막이나 텅스텐막의 내산화성이 취약하여 상기 게이트 산화막의 손상 회복을 위한 산화공정시 타이타늄 실리사이드막이나 텅스텐막이 산화되어 게이트 전극의 형태 불량 및 게이트 전극의 저항이 크게 증가하는 문제가 발생한다.However, when a low resistance metal film such as a titanium silicide film (TiSi x ) or tungsten (W) is used as a gate electrode material, oxidation resistance of the titanium silicide film or tungsten film is weak, and thus, the damage of the gate oxide film may be reduced. During the oxidation process, a titanium silicide film or a tungsten film is oxidized, resulting in a problem of poor shape of the gate electrode and a large increase in resistance of the gate electrode.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하여 저저항의 게이트 전극을 갖는 반도체 소자의 제조방법을 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above problems and to provide a method of manufacturing a semiconductor device having a low resistance gate electrode.
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상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 산화막을 형성하는 단계와, 상기 산화막 상에 금속 실리사이드막이나 금속막으로 저저항의 도전막을 형성하는 단계와, 상기 도전막 상에 마스크막 패턴을 형성하는 단계와, 상기 마스크막 패턴을 식각마스크로 상기 도전막 및 산화막을 식각하여 게이트 전극과 게이트 산화막을 형성하는 단계와, 상기 게이트 전극과 마스크막 패턴을 내산화성이 강한 물질막으로 캡핑시키는 단계와, 상기 게이트 전극과 마스크막이 물질막으로 갭핑된 반도체 기판을 산화시켜 상기 게이트 전극시 발생하는 게이트 산화막의 엣지부 손상을 회복시키는 단계를 포함하여 이루어진다.상기 물질막을 캡핑시키는 단계는, 상기 게이트 전극과 마스크막 패턴이 형성된 반도체 기판의 전면에 평탄화 폴리머막을 형성하는 단계와, 상기 평탄화 폴리머막을 습식식각시켜 상기 마스크막 패턴과, 게이트 전극의 양측벽을 노출시키는 단계와, 상기 노출된 마스크막 패턴과 게이트 전극을 갖는 반도체 기판의 전면에 물질막을 형성하는 단계와, 상기 반도체 기판 상에 형성된 평탄화 폴리머막과 물질막을 식각하는 단계로 이루어진다. 상기 물질막은 알루미늄 산화막을 이용할 수 있다.본 발명의 반도체 소자는 게이트 전극 물질로써 금속 실리사이드막이나 금속막의 저저항 물질을 사용할 때 상기 게이트 전극을 캡핑하도록 내산화성이 강한 물질막이 형성되어 있어 게이트 전극이 산화되는 것을 방지하면서도 산화공정을 통하여 게이트 산화막의 손상을 회복할 수 있다.In order to achieve the above technical problem, the present invention comprises the steps of forming an oxide film on a semiconductor substrate, forming a low-resistance conductive film with a metal silicide film or a metal film on the oxide film, and a mask film on the conductive film Forming a pattern, etching the conductive layer and the oxide layer using the mask layer pattern as an etch mask to form a gate electrode and a gate oxide layer, and capping the gate electrode and the mask layer pattern with a material having a high oxidation resistance And oxidizing the semiconductor substrate having the gate electrode and the mask layer gapped with the material layer to recover edge damage of the gate oxide layer generated during the gate electrode. The capping of the material layer includes: A planarization polymer film is formed on the entire surface of the semiconductor substrate on which the gate electrode and the mask film pattern are formed. Forming a material layer, wet etching the planarizing polymer layer to expose the mask layer pattern and both sidewalls of the gate electrode, and forming a material layer on the entire surface of the semiconductor substrate having the exposed mask layer pattern and the gate electrode. And etching the planarization polymer film and the material film formed on the semiconductor substrate. The material layer may be an aluminum oxide layer. In the semiconductor device of the present invention, when the metal silicide layer or the low-resistance material of the metal layer is used as the gate electrode material, a material layer having a high oxidation resistance is formed to cap the gate electrode. While preventing oxidation, damage to the gate oxide film can be recovered through an oxidation process.
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이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 11을 참조하여 본 발명에 따른 저저항의 게이트 전극을 갖는 반도체 소자의 구조를 설명한다.First, a structure of a semiconductor device having a low resistance gate electrode according to the present invention will be described with reference to FIG. 11.
도 11을 참조하면, 반도체 기판(11) 상에 게이트 산화막(13a)이 형성되어 있으며, 상기 게이트 산화막(13a) 상에 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)으로 게이트 전극이 형성되어 있으며, 상기 게이트 전극 상에는 마스크막 패턴(19)이 형성되어 있다. Referring to FIG. 11, a gate oxide layer 13a is formed on a semiconductor substrate 11, and a gate is formed on the gate oxide layer 13a by a first conductive layer pattern 15a and a second conductive layer pattern 17a. An electrode is formed, and a mask film pattern 19 is formed on the gate electrode.
특히, 본 발명의 반도체 소자는 상기 게이트 전극을 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)으로 구성한다. 여기서, 제1 도전막 패턴(15a)은 불순물이 도핑된 폴리실리콘막, 제2 도전막 패턴(17a)은 저저항의 금속 실리사이드막, 예컨대 TiSiX 또는 저저항의 금속막, 예컨대 텅스텐막으로 구성한다. 더욱이, 본 발명의 반도체 소자는 제1 도전막 패턴(15a), 제2 도전막 패턴(17a) 및 마스크막 패턴(19)을 캡핑하는 물질막(23a)이 형성되어 있는데, 상기 물질막(23a)은 게이트 전극 형성시 발생하는 게이트 산화막(13a)의 엣지부 손상을 회복시킬 때 게이트 전극이 산화되지 않도록 내산화성이 강한 물질, 예컨대 알루미늄 산화막으로 형성한다.In particular, in the semiconductor device of the present invention, the gate electrode is composed of a first conductive film pattern 15a and a second conductive film pattern 17a. Here, the first conductive film pattern 15a is formed of a polysilicon film doped with impurities, and the second conductive film pattern 17a is formed of a low resistance metal silicide film such as TiSi X or a low resistance metal film such as tungsten. do. Furthermore, in the semiconductor device of the present invention, a material film 23a capping the first conductive film pattern 15a, the second conductive film pattern 17a, and the mask film pattern 19 is formed, and the material film 23a is formed. ) Is formed of a material having a high oxidation resistance, such as an aluminum oxide film, so that the gate electrode is not oxidized when the edge portion damage of the gate oxide film 13a generated when forming the gate electrode is recovered.
도 4 내지 도 13은 저저항의 게이트 전극을 갖는 본 발명의 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 4 to 13 are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention having a low resistance gate electrode.
도 4를 참조하면, 반도체 기판(11), 예컨대 실리콘 기판 상에 산화막(13), 제1 도전막(15) 및 제2 도전막(17)을 순차적으로 증착한다. 상기 제1 도전막(15)은 불순물이 도핑된 폴리실리콘막을 이용하며, 제2 도전막(17)은 저저항의 금속 실리사이드막, 예컨대 TiSiX막 또는 저저항의 금속막, 예컨대 텅스텐(W)막을 이용하여 형성한다. 상기 제1 도전막(15) 및 제2 도전막(17)은 후공정에서 게이트 전극이 되는 막이다. 다음에, 상기 제2 도전막(17) 상에 게이트 패터닝을 위하여 사진식각공정을 이용하여 마스크막 패턴(19)을 형성한다. 본 실시예에서는 상기 마스크막 패턴(19)으로 질화막 패턴을 이용하였으나, 산화막 패턴이나 산화막 패턴과 질화막 패턴의 이중막으로 형성할 수 도 있다.Referring to FIG. 4, an oxide film 13, a first conductive film 15, and a second conductive film 17 are sequentially deposited on a semiconductor substrate 11, for example, a silicon substrate. The first conductive layer 15 is a polysilicon layer doped with an impurity, and the second conductive layer 17 is a low-resistance metal silicide film, such as a TiSi X film or a low-resistance metal film, such as tungsten (W). It is formed using a film. The first conductive film 15 and the second conductive film 17 are films that serve as gate electrodes in a later step. Next, a mask layer pattern 19 is formed on the second conductive layer 17 by using a photolithography process for gate patterning. In the present embodiment, the nitride film pattern is used as the mask film pattern 19, but the oxide film pattern, or the double layer of the oxide film pattern and the nitride film pattern may be formed.
도 5를 참조하면, 상기 마스크막 패턴(19)을 식각마스크로 상기 제2 도전막(17), 제1 도전막(15) 및 산화막(13)을 건식식각하여 제2 도전막 패턴(17a), 제1 도전막 패턴(15a) 및 게이트 산화막(13a)을 형성한다. 상기 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)으로 게이트 전극을 구성한다. 상기 게이트 산화막(13a)의 엣지부분에는 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a) 형성을 위한 건식식각시 발생하는 손상이 발생한다. Referring to FIG. 5, the second conductive layer 17, the first conductive layer 15, and the oxide layer 13 may be dry-etched using the mask layer pattern 19 as an etch mask. The first conductive film pattern 15a and the gate oxide film 13a are formed. A gate electrode is formed of the first conductive film pattern 15a and the second conductive film pattern 17a. The edge portion of the gate oxide layer 13a may be damaged during dry etching to form the first conductive layer pattern 15a and the second conductive layer pattern 17a.
도 6을 참조하면, 게이트 산화막(13a) 및 게이트 전극(15a,17a)이 형성된 반도체 기판의 전면에 충분한 두께로 폴리머막을 증착한 후, 화학기계적연마법 등의 평탄화 방법을 이용하여 평탄화시켜 평탄화 폴리머막(21)을 형성한다. Referring to FIG. 6, the polymer film is deposited to a sufficient thickness on the entire surface of the semiconductor substrate on which the gate oxide film 13a and the gate electrodes 15a and 17a are formed, and then planarized by planarization using a planarization method such as chemical mechanical polishing. The film 21 is formed.
도 7을 참조하면, 상기 평탄화 폴리머막(21)을 습식식각시킨다. 이때, 상기 평탄화 폴리머막(21)이 제1 도전막(15a)의 중간부분에서 식각이 멈추어지도록 식각함으로써 상기 마스크막 패턴(19)의 상면과 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)의 측벽이 드러나도록 한다.Referring to FIG. 7, the planarization polymer film 21 is wet etched. In this case, the planarization polymer film 21 is etched to stop the etching at the middle portion of the first conductive film 15a, so that the top surface of the mask film pattern 19 and the first conductive film pattern 15a and the second conductive film are etched. The side wall of the pattern 17a is exposed.
도 8을 참조하면, 상기 마스크막 패턴(19)의 상면 및 측면과, 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)의 측벽이 모두 드러난 상태에서 반도체 기판의 전면에 원자층 증착법을 이용하여 내산화성이 강한 물질막(23a,23b), 예컨대 알루미늄 산화막을 반도체 기판(11) 전면에 증착하여 게이트 전극인 제1 도전막 패턴(15a), 제2 도전막 패턴(17a) 및 마스크막 패턴(19)을 캡핑(capping)시킨다. 여기서, 상기 물질막(23a, 23b)은 게이트 전극인 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)과 마스크막 패턴(19)의 감싸도록 증착된 것과, 평탄화 폴리머막(21) 상에 증착된 것으로 구분할 수 있는데, 특히 상기 평탄화 폴리머막 상에 증착된 물질막(23a)은 상기 게이트 전극인 제1 도전막 패턴(15a)과 제2 도전막 패턴(17a), 및 마스크막 패턴(19)을 감싸도록 형성된 물질막(23b)에 비하여 치밀하지 못한 막이다.Referring to FIG. 8, an atomic layer is formed on an entire surface of a semiconductor substrate in a state where both top and side surfaces of the mask layer pattern 19 and sidewalls of the first conductive layer pattern 15a and the second conductive layer pattern 17a are exposed. By using a deposition method, material films 23a and 23b having strong oxidation resistance, such as aluminum oxide films, are deposited on the entire surface of the semiconductor substrate 11 to form a first conductive film pattern 15a, a second conductive film pattern 17a, which are gate electrodes, and The mask film pattern 19 is capped. Here, the material layers 23a and 23b are deposited to surround the first conductive layer pattern 15a, the second conductive layer pattern 17a, and the mask layer pattern 19, which are gate electrodes, and the planarized polymer layer 21. The material layer 23a deposited on the planarization polymer layer may include the first conductive layer pattern 15a, the second conductive layer pattern 17a, and the mask layer, which are the gate electrodes. The film is less dense than the material film 23b formed to surround the pattern 19.
도 9 및 도 10을 참조하면, 상기 물질막(23a,23b)을 습식식각하여 상기 평탄화 폴리머막(21) 상에 형성된 물질막(23b)을 제거한다. 이어서, 반도체 기판(11) 상에 전체적으로 남아있는 평탄화 폴리머막(21)을 제거한다. 9 and 10, the material layers 23a and 23b are wet-etched to remove the material layer 23b formed on the planarization polymer layer 21. Subsequently, the planarization polymer film 21 remaining entirely on the semiconductor substrate 11 is removed.
도 11을 참조하면, 상기 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)의 양측벽에 형성되어 있는 물질막(23a)을 치밀화시키기 위해 반도체 기판을 질소분위기에서 고온 열처리한다. 이어서, 치밀화된 물질막(23a)이 형성된 반도체 기판(11)에 산화 공정을 실시하여 게이트 산화막(13a)의 엣지 부위에 생긴 손상을 회복시키면서 기판의 전면에 산화막(25)을 형성시킨다. 이때, 상기 제1 도전막 패턴(15a) 및 제2 도전막 패턴(17a)은 상기 물질막(23a)에 의하여 캡핑되어 있어 산화를 방지할 수 있다. Referring to FIG. 11, the semiconductor substrate is subjected to a high temperature heat treatment in a nitrogen atmosphere to densify the material film 23a formed on both sidewalls of the first conductive film pattern 15a and the second conductive film pattern 17a. Subsequently, an oxidation process is performed on the semiconductor substrate 11 on which the densified material film 23a is formed to form an oxide film 25 on the entire surface of the substrate while recovering damage caused at the edge portion of the gate oxide film 13a. In this case, the first conductive layer pattern 15a and the second conductive layer pattern 17a are capped by the material layer 23a to prevent oxidation.
도 12을 참조하면, 게이트 산화막(13a)의 엣지부위 손상을 회복시킨 후, 기판의 전면에 절연막, 예컨대 질화막을 증착한 후 식각하여 상기 제1 도전막 패턴(15a), 제2 도전막 패턴(17a) 및 마스크막 패턴(19)를 감싸는 물질막(23a)의 양측벽 상에 스페이서(27)를 형성한다. 이때, 반도체 기판(11) 상에 형성되어 있는 산화막(25)는 일부 제거되어 반도체 기판(11)의 표면을 노출시킨다. Referring to FIG. 12, after repairing edge damage of the gate oxide layer 13a, an insulating layer, for example, a nitride layer is deposited on the entire surface of the substrate, and then etched to etch the first conductive layer pattern 15a and the second conductive layer pattern ( Spacers 27 are formed on both sidewalls of the material film 23a surrounding the 17a and the mask film pattern 19. At this time, the oxide film 25 formed on the semiconductor substrate 11 is partially removed to expose the surface of the semiconductor substrate 11.
도 13 및 도 14를 참조하면, 상기 스페이서(27)가 형성된 기판(11)의 전면에 평탄화 절연막(29)을 형성한 후 상기 스페이서로 셀프 얼라인 하여 콘택홀(31)을 형성한다. 즉, 셀프 얼라인 콘택(self-align contact)공정을 이용하여 콘택홀(31)을 형성한다. 이때, 상기 제2 도전막 패턴(17a) 상부에 형성된 마스크막 패턴(19) 및 물질막(23a)은 식각 내성이 매우 강한 막이어서 식각저지막의 역할을 수행한다. 다음에, 상기 콘택홀(31)에 제3 도전막(33), 예컨대 불순물이 도핑된 폴리실리콘막을 매몰하여 반도체 기판과 접속시킨다. 13 and 14, the planarization insulating layer 29 is formed on the entire surface of the substrate 11 on which the spacers 27 are formed, and then self-aligned with the spacers to form the contact holes 31. That is, the contact hole 31 is formed using a self-aligned contact process. In this case, the mask layer pattern 19 and the material layer 23a formed on the second conductive layer pattern 17a are very etch resistant and thus serve as an etch stop layer. Next, a third conductive film 33, for example, a polysilicon film doped with impurities, is buried in the contact hole 31 and connected to the semiconductor substrate.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다. As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명의 반도체 소자는 게이트 전극 물질로써 금속 실리사이드막이나 금속막의 저저항 물질을 사용할 때 게이트 전극이 산화되는 것을 방지하면서도 산화공정을 통하여 게이트 산화막의 손상을 회복할 수 있게 상기 게이트 전극을 캡핑하도록 내산화성이 강한 물질막이 형성되어 있다. 즉, 본 발명의 반도체 소자는 내산화성이 취약한 부분을 내산화성이 우수한 물질막으로 캡핑되어 있어, 산화공정을 실시하여 게이트 전극의 엣지부분에 생긴 게이트 산화막 손상을 회복할 수 있다. 또한, 본 발명의 반도체 소자는 게이트 전극의 상부면이 식각 내성이 매우 강한 막으로 보호 되어 있어 후속의 셀프 얼라인 콘택 공정 적용시 건식 식각에 대한 식각저지막의 역할을 할 수 있다. As described above, the semiconductor device of the present invention prevents the gate electrode from being oxidized when the metal silicide film or the low resistance material of the metal film is used as the gate electrode material, while recovering the damage of the gate oxide film through the oxidation process. A highly oxidation resistant material film is formed to cap. That is, the semiconductor device of the present invention is capped with a material film having excellent oxidation resistance by capturing a portion where the oxidation resistance is poor, so that the gate oxide film damage caused at the edge portion of the gate electrode can be recovered by performing an oxidation process. In addition, in the semiconductor device of the present invention, the upper surface of the gate electrode is protected by a very etch resistant film, and thus may serve as an etch stop layer for dry etching in a subsequent self-aligned contact process.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 4 내지 도 14는 저저항의 게이트 전극을 갖는 본 발명의 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 4 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention having a low resistance gate electrode.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0010074A KR100518527B1 (en) | 1999-03-24 | 1999-03-24 | Manufacturing method of semiconductor device having low resistance gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0010074A KR100518527B1 (en) | 1999-03-24 | 1999-03-24 | Manufacturing method of semiconductor device having low resistance gate electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000061192A KR20000061192A (en) | 2000-10-16 |
| KR100518527B1 true KR100518527B1 (en) | 2005-10-04 |
Family
ID=19577560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0010074A KR100518527B1 (en) | 1999-03-24 | 1999-03-24 | Manufacturing method of semiconductor device having low resistance gate electrode |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100518527B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546092B1 (en) * | 2000-12-12 | 2006-01-24 | 주식회사 하이닉스반도체 | Contact hole formation method of semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980058928A (en) * | 1996-12-30 | 1998-10-07 | 조희재 | Loading and unloading device and method of minidisc player |
-
1999
- 1999-03-24 KR KR10-1999-0010074A patent/KR100518527B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980058928A (en) * | 1996-12-30 | 1998-10-07 | 조희재 | Loading and unloading device and method of minidisc player |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000061192A (en) | 2000-10-16 |
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