KR100321733B1 - A method for fabricating semiconductor device using nitride film for preventing oxidation metal bit line - Google Patents
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- 150000004767 nitrides Chemical class 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000003647 oxidation Effects 0.000 title claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 238000003860 storage Methods 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 17
- 229920000642 polymer Polymers 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000004140 cleaning Methods 0.000 claims abstract description 5
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 3
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 22
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 15
- 229910052721 tungsten Inorganic materials 0.000 claims description 15
- 239000010937 tungsten Substances 0.000 claims description 15
- -1 spacer nitride Chemical class 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 230000003064 anti-oxidating effect Effects 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자 제조방법에 관한 것이며, 금속 비트라인의 산화방지를 위해 얇은 질화막을 적용하는 경우, 콘택 영역 하부의 얇은 질화막 상의 폴리머 제거에 수반되는 포토레지스트의 손실에 의한 후속 식각 공정의 열화를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 기존의 공정에서 문제가 되는 얇은 질화막(금속 비트라인의 산화방지용)을 그대로 적용하면서, 이후의 자기정렬 콘택홀 식각에서 문제가 발생하지 않도록 비트라인과 전하저장 전극의 절연을 위한 층간절연막 상에 폴리실리콘막을 증착한 상태에서 마스크 공정을 진행한다. 이 폴리실리콘막은 자기정렬 콘택홀 식각시 질화막이 노출되면서 발생한 폴리머 제거를 위한 세정에서 포토레지스트가 제거되더라도 하드 마스크 역할을 수행하며, 후속 전하저장 전극용 폴리실리콘 플러그 형성을 위한 에치백시 용이하게 제거할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device using a metal bit line antioxidant nitride film. In the case of applying a thin nitride film to prevent oxidation of a metal bit line, a polymer on a thin nitride film under a contact region It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing deterioration of a subsequent etching process due to loss of photoresist associated with removal. In the present invention, a thin nitride film (for preventing oxidation of a metal bit line), which is a problem in a conventional process, is applied as it is, and an interlayer insulating film for insulating the bit line and the charge storage electrode is prevented from occurring in subsequent self-aligned contact hole etching. The mask process is performed in the state which deposited the polysilicon film on it. This polysilicon film acts as a hard mask even if the photoresist is removed in the cleaning to remove the polymer caused by the exposure of the nitride film during the self-aligned contact hole etching, and easily removed during the etch back to form a polysilicon plug for subsequent charge storage electrodes. can do.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a semiconductor device to which a metal bit line oxidation prevention nitride film is applied.
일반적으로, 워드라인 전극을 형성함에 있어서 도핑된 폴리실리콘(doped polysilicon)을 사용해 왔다. 그러나, 반도체 소자의 고집적화에 따라 소자를 이루는 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 전극 형성시 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길기 때문에 빠른 동작을 요구하는 반도체 소자에 적용하기가 어려운 문제점이 있었다.Generally, doped polysilicon has been used in forming word line electrodes. However, with the higher integration of semiconductor devices, the patterns constituting the devices have been miniaturized, and in recent years, miniaturization has been progressed to 0.15 µm or less. Accordingly, the doped polysilicon used in conventional electrode formation has a problem in that it is difficult to be applied to a semiconductor device requiring fast operation because of a long delay time due to its high resistivity.
한편, 이러한 전극의 저항 문제를 개선하기 위하여 최근에는 도핑된 폴리실리콘에 비해 비저항이 낮은 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix) 등의 실리사이드 물질을 양산 소자에 적용하고 있었다.Meanwhile, in order to improve the resistance problem of the electrode, silicide materials such as titanium silicide (TiSi x ) and tungsten silicide (WSi x ), which have lower resistivity than doped polysilicon, have been applied to mass production devices.
그러나, 향후 1기가 디램(DRAM)급 이상의 초고집적 반도체 소자에서는 이러한 실리사이드 물질도 그 한계에 이르게 되며, 이를 고려하여 전극 물질로 텅스텐(W) 등의 금속을 적용하는 것이 유력시되고 있다.However, in the future, the silicide material also reaches its limit in ultra-high density semiconductor devices having 1 gigabyte (DRAM) or more, and in consideration of this, it is considered to apply a metal such as tungsten (W) as the electrode material.
텅스텐을 비트라인 전극 재료로 적용하는 경우, 텅스텐의 산화를 방지하기 위한 얇은 질화막으로 비트라인을 캐핑하고 있다.When tungsten is applied as a bit line electrode material, a bit line is capped with a thin nitride film to prevent oxidation of tungsten.
이는 비트라인 패터닝과 후속 전하저장 전극 콘택 형성시 자기정렬 콘택(SAC) 기술을 적용하기 위한 하드 마스크 질화막 및 스페이서 질화막의 계면을 통한 산소의 침투에 따른 텅스텐의 산화를 막기 위한 것이다. 이러한 산소의 침투는 후속 캐패시터 제조시 산소 분위기에서의 열처리를 다수번 실시하는 것에 기인하며, 캐패시터 구조와 상대적으로 거리를 두고 배치되는 워드라인의 경우에는 금속을 적용하더라도 금속의 산화는 발생하지 않고 있다.This is to prevent the oxidation of tungsten due to the penetration of oxygen through the interface between the hard mask nitride film and the spacer nitride film for applying the self-aligned contact (SAC) technology during bit line patterning and subsequent charge storage electrode contact formation. This infiltration of oxygen is caused by a plurality of heat treatments in an oxygen atmosphere during subsequent capacitor fabrication. In the case of word lines arranged at a relatively distance from the capacitor structure, the oxidation of the metal does not occur even if the metal is applied. .
물론 이러한 산소의 텅스텐 비트라인에의 침투를 방지하기 위하여 층간절연막에 산소의 확산을 방지하기 위한 물질을 적용하고 있으나, 국부적으로 텅스텐 비트라인의 산화가 일어나는 것을 방지하기는 어렵기 때문에 텅스텐 비트라인 구조 형성 후 전체 웨이퍼 상에 얇은 질화막을 증착하고 있다. 한편, 이러한 문제점은 비단 텅스텐 비트라인 뿐만 아니라 향후 적용 예정인 구리 비트라인 등의 금속 비트라인에서 유발될 수 있다.Of course, in order to prevent the penetration of oxygen into the tungsten bit line, a material for preventing the diffusion of oxygen into the interlayer insulating film is applied, but the tungsten bit line structure is difficult because it is difficult to prevent the oxidation of the tungsten bit line locally. After formation, a thin nitride film is deposited on the entire wafer. On the other hand, such a problem may be caused not only in the tungsten bit line, but also in metal bit lines, such as copper bit lines, which are to be applied in the future.
첨부된 도면 도 1a 내지 도 1c는 종래기술에 따른 전하저장 전극 콘택홀 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1C illustrate a process of forming a charge storage electrode contact hole according to the prior art, which will be described below with reference to the drawings.
우선, 첨부된 도면 도 1a는 모스 트랜지스터 형성 공정을 마친 실리콘 기판(10) 상에 층간절연막(11, 13) 및 전하저장 전극용 콘택 패드(12)를 형성하고, 이어서 텅스텐 비트라인(14) 형성 공정을 마친 상태를 도시한 것으로, 비트라인 구조는 텅스텐 비트라인(14)과 그 상부의 하드 마스크 질화막(15), 그 측벽 부분의 스페이서 질화막(16)으로 구성되며, 전체 구조를 얇은 질화막(17)이 덮고 있다.First, FIG. 1A shows the interlayer insulating films 11 and 13 and the contact pads 12 for the charge storage electrodes on the silicon substrate 10 after the MOS transistor forming process, and then the tungsten bit line 14 is formed. In the state that the process is completed, the bit line structure is composed of a tungsten bit line 14, a hard mask nitride film 15 thereon, and a spacer nitride film 16 at the sidewall portion thereof, and the entire structure is formed of a thin nitride film 17 ) Is covering.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 평탄화된 층간절연막(18)을 형성하고, 그 상부에 콘택홀 마스크 공정을 통해 포토레지스트 패턴(19)을 형성한다.Next, as shown in FIG. 1B, the planarized interlayer insulating film 18 is formed on the entire structure, and the photoresist pattern 19 is formed on the upper portion of the structure through a contact hole mask process.
계속하여, 도 1c에 도시된 바와 같이 포토레지스트 패턴(19)을 식각 마스크로 사용하여 층간절연막(18)을 건식 식각한다. 이때, SAC 메커니즘상 질화막(17)의 선택비를 증가시키기 위하여 폴리머(Polymer)(A)가 많이 생성되는 공정 조건을 적용하여 식각을 수행하게 된다.Subsequently, as shown in FIG. 1C, the interlayer insulating film 18 is dry etched using the photoresist pattern 19 as an etching mask. In this case, in order to increase the selectivity of the nitride film 17 on the SAC mechanism, etching is performed by applying process conditions in which a large amount of polymer A is generated.
이후 콘택 영역 하부의 얇은 질화막(17) 및 그 하부의 층간절연막(11)을 식각해야 하는데, 이를 위해서는 폴리머(A)를 제거해야 한다. 그런데, 폴리머(A)는 포토레지스트와 성분이 매우 비슷하기 때문에 폴리머(A) 제거를 위한 세정 공정시 포토레지스트 패턴(19)이 손실되거나 완전히 제거되는 현상이 발생한다.Afterwards, the thin nitride layer 17 under the contact region and the interlayer dielectric layer 11 under the contact region must be etched. To this end, the polymer A must be removed. However, since the polymer (A) is very similar in composition to the photoresist, the photoresist pattern 19 is lost or completely removed during the cleaning process for removing the polymer (A).
이처럼 포토레지스트 패턴(19)이 손실되거나 제거되면 전하저장 전극 콘택홀 식각 공정을 계속할 수 없게 되는 문제점이 있다.As such, when the photoresist pattern 19 is lost or removed, the charge storage electrode contact hole etching process cannot be continued.
본 발명은 금속 비트라인의 산화방지를 위해 얇은 질화막을 적용하는 경우, 콘택 영역 하부의 얇은 질화막 상의 폴리머 제거에 수반되는 포토레지스트의 손실에 의한 후속 식각 공정의 열화를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.According to the present invention, when a thin nitride film is applied to prevent oxidation of a metal bit line, a method of fabricating a semiconductor device capable of preventing deterioration of a subsequent etching process due to a loss of photoresist accompanying the removal of a polymer on the thin nitride film under the contact region. The purpose is to provide.
도 1a 내지 도 1c는 종래기술에 따른 전하저장 전극 콘택홀 형성 공정도.1A to 1C are diagrams illustrating a process for forming a charge storage electrode contact hole according to the related art.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 전하저장 전극 콘택 플러그 형성 공정도.2A to 2F are diagrams illustrating a process of forming a charge storage electrode contact plug according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판 21, 23, 28 : 층간절연막20: silicon substrate 21, 23, 28: interlayer insulating film
22 : 전하저장 전극용 콘택 패드 24 : 텅스텐 비트라인22: contact pad for charge storage electrode 24: tungsten bit line
25 : 하드 마스크 질화막 26 : 스페이서 질화막25 hard mask nitride film 26 spacer nitride film
27 : 질화막 29 : 폴리실리콘막27: nitride film 29: polysilicon film
30 : 포토레지스트 패턴 31 : 폴리실리콘 플러그30 photoresist pattern 31 polysilicon plug
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 전도층을 포함한 하부층 상에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막 상에 하드 마스크 질화막 및 스페이서 질화막을 포함하는금속 비트라인 구조를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 산화방지용 질화막을 형성하는 제3 단계; 상기 제3 단계를 마친 전체구조 상부에 평탄화된 제2 층간절연막을 형성하는 제4 단계; 상기 제2 층간절연막 상에 제1 폴리실리콘막을 형성하는 제5 단계; 상기 제1 폴리실리콘막 상에 전하저장 전극용 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 제6 단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 폴리실리콘막 및 상기 층간절연막을 건식 식각하는 제7 단계; 상기 제7 단계 수행 후 상기 산화방지용 질화막 표면에 형성된 폴리머 제거를 위한 세정을 실시하는 제8 단계; 상기 제1 폴리실리콘막을 식각 마스크로 사용하여 전하저장 전극용 콘택 영역의 상기 산화방지용 질화막 및 상기 제1 층간절연막을 건식 식각하여 상기 전하저장 전극용 콘택홀을 형성하는 제9 단계; 상기 제9 단계를 마친 전체 구조 상부에 제2 폴리실리콘막을 형성하는 제10 단계; 및 상기 제2 층간절연막 상부의 상기 제2 폴리실리콘막 및 상기 제1 폴리실리콘막을 제거하는 제11 단계를 포함하여 이루어진다.A characteristic semiconductor device manufacturing method of the present invention for solving the above technical problem, the first step of forming a first interlayer insulating film on a lower layer including a predetermined conductive layer; Forming a metal bit line structure on the first interlayer insulating layer, the metal bit line structure including a hard mask nitride layer and a spacer nitride layer; A third step of forming an oxidation nitride film along the entire structure surface of the second step; A fourth step of forming a planarized second interlayer insulating film on the entire structure after the third step; A fifth step of forming a first polysilicon film on the second interlayer insulating film; Forming a photoresist pattern for forming a contact hole for a charge storage electrode on the first polysilicon layer; A seventh step of dry etching the first polysilicon layer and the interlayer insulating layer using the photoresist pattern as an etching mask; An eighth step of performing cleaning to remove the polymer formed on the surface of the antioxidant nitride film after performing the seventh step; A ninth step of dry etching the anti-oxidation nitride film and the first interlayer insulating film of the charge storage electrode contact region using the first polysilicon film as an etching mask to form a contact hole for the charge storage electrode; A tenth step of forming a second polysilicon film on the entire structure after the ninth step; And an eleventh step of removing the second polysilicon film and the first polysilicon film on the second interlayer insulating film.
즉, 본 발명은 기존의 공정에서 문제가 되는 얇은 질화막(금속 비트라인의 산화방지용)을 그대로 적용하면서, 이후의 자기정렬 콘택홀 식각에서 문제가 발생하지 않도록 비트라인과 전하저장 전극의 절연을 위한 층간절연막 상에 폴리실리콘막을 증착한 상태에서 마스크 공정을 진행한다. 이 폴리실리콘막은 자기정렬 콘택홀 식각시 질화막이 노출되면서 발생한 폴리머 제거를 위한 세정에서 포토레지스트가 제거되더라도 하드 마스크 역할을 수행하며, 후속 전하저장 전극용 폴리실리콘 플러그 형성을 위한 에치백시 용이하게 제거할 수 있다.That is, the present invention applies a thin nitride film (for preventing oxidation of a metal bit line), which is a problem in a conventional process, and insulates the bit line and the charge storage electrode so that a problem does not occur in subsequent self-aligned contact hole etching. A mask process is performed in the state which deposited the polysilicon film on the interlayer insulation film. This polysilicon film acts as a hard mask even if the photoresist is removed in the cleaning to remove the polymer caused by the exposure of the nitride film during the self-aligned contact hole etching, and easily removed during the etch back to form a polysilicon plug for subsequent charge storage electrodes can do.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 전하저장 전극 콘택 플러그 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2F illustrate a process of forming a charge storage electrode contact plug according to an exemplary embodiment of the present invention, which will be described below with reference to the drawings.
우선, 도 2a는 모스 트랜지스터 형성 공정을 마친 실리콘 기판(20) 상에 층간절연막(21, 23) 및 전하저장 전극용 콘택 패드(22)를 형성하고, 이어서 텅스텐 비트라인(24) 형성 공정을 마친 상태를 도시한 것으로, 비트라인 구조는 텅스텐 비트라인(24)과 그 상부의 하드 마스크 질화막(25), 그 측벽 부분의 스페이서 질화막(26)으로 구성되며, 전체 구조를 50∼200Å 두께의 질화막(27)이 덮고 있다. 이때, 질화막(27)은 저압 화학기상증착(LPCVD)법을 사용하여 증착한다.First, FIG. 2A illustrates the formation of the interlayer insulating films 21 and 23 and the contact pads 22 for the charge storage electrodes on the silicon substrate 20 having the MOS transistor forming process, followed by the process of forming the tungsten bit line 24. As shown in the drawing, the bit line structure includes a tungsten bit line 24, a hard mask nitride film 25 thereon, and a spacer nitride film 26 at the sidewall portion thereof. 27) is covered. At this time, the nitride film 27 is deposited using low pressure chemical vapor deposition (LPCVD).
다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 평탄화된 층간절연막(28)을 형성하고, 그 상부에 100∼1000Å 두께의 폴리실리콘막(29)을 증착한 다음, 그 상부에 콘택홀 마스크 공정을 통해 포토레지스트 패턴(30)을 형성한다.Next, as shown in FIG. 2B, a planarized interlayer insulating film 28 is formed on the entire structure, and a polysilicon film 29 having a thickness of 100 to 1000 에 is deposited on the upper portion thereof, and then a contact hole mask is formed thereon. The photoresist pattern 30 is formed through the process.
계속하여, 도 2c에 도시된 바와 같이 포토레지스트 패턴(30)을 식각 마스크로 사용하여 폴리실리콘막(29)을 층간절연막(28)을 건식 식각한다. 이때, SAC 메커니즘상 질화막(27)의 선택비를 증가시키기 위하여 폴리머(B)가 많이 생성되는 공정 조건을 적용하여 식각을 수행한다. 이처럼 폴리머(B)가 많이 발생시키기 위하여 질화막(27)이 노출될 때까지 C4F8, C5F8등과 같이 불소(F)에 대한 탄소(C)의 비가 0.5이상인 CF계 가스를 사용하거나, CH3F, CH2F2등의 CHF계 가스를 사용한다.Subsequently, as shown in FIG. 2C, the polysilicon film 29 is dry-etched using the photoresist pattern 30 as an etching mask. At this time, in order to increase the selectivity of the nitride film 27 on the SAC mechanism, etching is performed by applying process conditions in which a large amount of polymer (B) is generated. In order to generate a large amount of polymer (B), CF-based gas having a ratio of carbon (C) to fluorine (F) of 0.5 or more, such as C 4 F 8 , C 5 F 8, or the like until the nitride film 27 is exposed, or CHF-based gases such as CH 3 F and CH 2 F 2 are used.
다음으로, 도 2d에 도시된 바와 같이 폴리머(B) 제거를 위한 세정을 실시한다. 이때, 도시된 바와 같이 포토레지스트 패턴(30)도 함께 제거되거나, 그 일부가 잔류하게 된다.Next, as shown in FIG. 2D, washing to remove the polymer (B) is performed. At this time, as shown, the photoresist pattern 30 is also removed or a part thereof remains.
계속하여, 도 2e에 도시된 바와 같이 폴리실리콘막(29)을 식각 마스크로 사용하여 콘택 영역 하부의 질화막(27) 및 그 하부의 층간절연막(23)을 건식 식각하여 전하저장 전극용 콘택 패드(22)를 노출시키는 전하저장 전극 콘택홀을 형성한다.Subsequently, as illustrated in FIG. 2E, the nitride film 27 under the contact region and the interlayer insulating layer 23 under the dry region are dry-etched using the polysilicon film 29 as an etch mask to form a contact pad for a charge storage electrode. A charge storage electrode contact hole exposing 22) is formed.
이어서, 도 2f에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막을 증착하고 에치백 공정을 실시하여 폴리실리콘 플러그(31)를 형성한다. 이때, 폴리실리콘 플러그(31) 형성을 위한 에치백 공정시 잔류하는 폴리실리콘막(29)이 함께 제거된다.Subsequently, as shown in FIG. 2F, a polysilicon film is deposited on the entire structure and an etch back process is performed to form a polysilicon plug 31. At this time, the polysilicon film 29 remaining during the etch back process for forming the polysilicon plug 31 is removed together.
상기와 같은 폴리실리콘막(29)의 도입은 폴리머(B) 제거를 위한 세정에서 포토레지스트가 제거되더라도 폴리실리콘막(29)이 하드 마스크 역할을 수행하여 계속적인 전하저장 전극 콘택홀 식각이 가능하도록 하며, 후속 전하저장 전극용 폴리실리콘 플러그 형성을 위한 에치백시 용이하게 제거시킬 수 있어 별도의 공정을 통해 폴리실리콘막(29)을 제거할 필요가 없다.The introduction of the polysilicon layer 29 as described above allows the polysilicon layer 29 to act as a hard mask even when the photoresist is removed to remove the polymer (B), thereby enabling continuous charge storage electrode contact hole etching. In addition, the polysilicon layer 29 may not be removed through a separate process because it can be easily removed during etch back for forming a polysilicon plug for a subsequent charge storage electrode.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 텅스텐 비트라인을 일례로 들어 설명하였으나, 본 발명은 구리 등의 다른 금속을 사용한 비트라인에 얇은 질화막을 적용하는 모든 경우에 적용된다.For example, in the above-described embodiment, a tungsten bit line has been described as an example, but the present invention is applied to all cases in which a thin nitride film is applied to a bit line using another metal such as copper.
전술한 본 발명은 금속 비트라인의 산화방지를 위해 얇은 질화막을 적용하는 경우, 콘택 영역 하부의 얇은 질화막 상의 폴리머 제거에 수반되는 포토레지스트의 손실에 의한 후속 식각 공정의 열화를 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 수율을 개선하는 효과가 있다.When the thin nitride film is applied to prevent oxidation of the metal bit line, the present invention has the effect of preventing the degradation of the subsequent etching process due to the loss of the photoresist accompanying the removal of the polymer on the thin nitride film under the contact region. This has the effect of improving the yield of the semiconductor device.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060639A KR100321733B1 (en) | 1999-12-22 | 1999-12-22 | A method for fabricating semiconductor device using nitride film for preventing oxidation metal bit line |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060639A KR100321733B1 (en) | 1999-12-22 | 1999-12-22 | A method for fabricating semiconductor device using nitride film for preventing oxidation metal bit line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010063526A KR20010063526A (en) | 2001-07-09 |
| KR100321733B1 true KR100321733B1 (en) | 2002-01-26 |
Family
ID=19628360
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990060639A KR100321733B1 (en) | 1999-12-22 | 1999-12-22 | A method for fabricating semiconductor device using nitride film for preventing oxidation metal bit line |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100321733B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10847416B2 (en) | 2018-03-22 | 2020-11-24 | Samsung Electronics Co., Ltd. | Semiconductor device including self-aligned contact and method of fabricating the semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811250B1 (en) * | 2001-12-19 | 2008-03-07 | 주식회사 하이닉스반도체 | Method for forming the capacitor of semiconductor device |
-
1999
- 1999-12-22 KR KR1019990060639A patent/KR100321733B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10847416B2 (en) | 2018-03-22 | 2020-11-24 | Samsung Electronics Co., Ltd. | Semiconductor device including self-aligned contact and method of fabricating the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010063526A (en) | 2001-07-09 |
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