KR0151047B1 - Bit line manufacturing method for semiconductor device - Google Patents
Bit line manufacturing method for semiconductor deviceInfo
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Abstract
본 발명은 제1 도전층의 평탄화된 면상에 반도체 장치의 비트라인을 형성하는 방법에 관해 개시한다. 본 발명의 비트라인 형성방법은 반도체기판상에 트랜지스터를 형성하는 단계, 상기 트랜지스터가 형성된 반도체기판상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 소정의 깊이까지 식각하고 평탄화하는 단계, 상기 트랜지스터의 드레인상에 콘택홀을 형성하는 단계, 상기 결과물전면에 콘택홀을 매립하면서 제2 도전층을 형성하는 단계, 상기 제2 도전층 전면에 제3 도전층을 형성하는 단계 및 상기 제3, 제2 및 제1 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함한다.The present invention discloses a method of forming a bit line of a semiconductor device on a planarized surface of a first conductive layer. A bit line forming method of the present invention comprises the steps of: forming a transistor on a semiconductor substrate, forming a first insulating film on the semiconductor substrate on which the transistor is formed, forming a first conductive layer on the entire surface of the first insulating film, Etching and planarizing a first conductive layer to a predetermined depth, forming a contact hole on the drain of the transistor, forming a second conductive layer while filling the contact hole in the entire surface of the resultant, and forming the second conductive layer. Forming a third conductive layer on the entire surface of the layer and patterning the third, second and first conductive layers to form a bit line.
본 발명에 의하면 비트라인의 패터닝이 쉽고 또한 평탄화과정에서 열을 받지 않으므로 트랜지스터의 펀치쓰루(punch through) 특성을 개선할 수 있다. 그리고 층간산화막을 한번만 형성함으로써 후속공정에서 콘택형성시 양호한 에스펙트 비(Aspect ratio)를 갖는다.According to the present invention, the bit line is easily patterned and heat is not received during the planarization process, thereby improving the punch through characteristics of the transistor. In addition, since the interlayer oxide film is formed only once, it has a good aspect ratio during contact formation in a subsequent process.
Description
제1a도 내지 제1c도는 종래의 기술에 의한 반도체 장치의 비트라인 형성 방법을 단계별로 나타낸 도면들이다.1A to 1C are diagrams illustrating, in steps, a method of forming a bit line of a semiconductor device according to the related art.
제2a도 내지 제2f도는 본 발명의 제1 실시예에 의한 반도체 장치의 비트라인 형성방법을 단개별로 나타낸 도면들이다.2A through 2F are diagrams illustrating a method of forming a bit line of a semiconductor device in accordance with a first embodiment of the present invention.
제3a도 내지 제3g는 본 발명의 제2 실시예에 의한 반도체 장치의 비트라인 형성방법을단계별로 나타낸 도면들이다.3A through 3G are diagrams illustrating, in steps, a method of forming a bit line of a semiconductor device in accordance with a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 32, 52 : 반도체기판 36, 56 : 제1 도전층10, 32, 52: semiconductor substrate 36, 56: first conductive layer
40, 60 : 제2 도전층 42, 62 : 제3 도전층40, 60: second conductive layer 42, 62: third conductive layer
34, 54 : 제1 절연막34, 54: first insulating film
본 발명은 반도체 장치의 비트라인 형성방법에 관한 것으로서 , 특히 도전층을 평탄화층으로 사용하는 비트라인 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line forming method of a semiconductor device, and more particularly, to a bit line forming method using a conductive layer as a planarization layer.
DRAM구조에서 비트라인을 형성할 때 통상의 경우 다결정실리콘상에 텅스텐 실리사이드(WSi )를 형성한 구조를 갖는다. 비트라인은 데이타의 고속 액세스가 가능하도록 하기 위해서는 낮은 저항을 갖도록 하는 것이 유리하다. 따라서 상기와 같은 실리사이드구조로 형성된다.When forming a bit line in a DRAM structure has a structure in which tungsten silicide (WSi) is formed on polycrystalline silicon in the usual case. It is advantageous for the bitline to have a low resistance in order to enable fast access of the data. Therefore, the silicide structure is formed as described above.
비트라인을 형성할 영역이외의 부분에 형성된 도전층은 제거해야 하는데 비트라인의 하부면이 평탄화되지 않고 이전에 형성된 결과물의 구조의 윤곽을 그대로 갖고 있다면 그 구조의 모폴로지(morpology)에 따라 그 위에 형성하는 어떤막은 표면상에 골진부분을 다수 형성할 것이다. 이와 같은 표면상에 비트라인을 형성한 후 불필요한 부분에서 비트라인을 제거할 때 골진부분에 형성된 비트라인은 제거하기 어렵다.The conductive layer formed on the part other than the region where the bit line is to be formed should be removed. If the bottom surface of the bit line is not flattened and has the outline of the structure of the previously formed result, it is formed on the structure according to the morphology of the structure. Some membranes will form many corrugated areas on the surface. When the bit line is formed on such a surface and then the bit line is removed from the unnecessary portion, the bit line formed in the corrugated portion is difficult to remove.
더우기 2 층 구조의 경우 골진부분의 상기 비트라인물질을 제거하기는 더욱 어렵다. 그 이유는 골진부분에 상기 실리사이드가 다결정실리콘 사이에 들어가게 되어 이를 제거하는 것이 쉽지 않기 때문이다 뿐만아니라 골진부분이 있으면 골진면의 반사효과 등으로 인해 사진식각공정에도 많은 어려움을 준다.Furthermore, in the case of the two-layer structure, it is more difficult to remove the bit line material in the corrugated portion. The reason is that the silicide enters between the polycrystalline silicon in the corrugated part, and thus it is not easy to remove it. In addition, when the corrugated part is present, the photolithography process is difficult due to the reflection effect of the corrugated surface.
따라서 이를 예방하기 위하여 통상 다결정실리콘과 텅스텐 실리사이드를 형성하기 전에 이루어지는 평탄화 공정은 보로 포스포 실리카 글래서(bro-pospo silica glass 이하 BPSG라 한다.)를 사용하는데 열을 가하면 연화되어 유동성이 커지는 성질을 이용하여 골진부분을 평탄화할 수 있기 때문이다. 이렇게하면 골진부분의 골의 깊이가 무시할 정도로 매우 얕아지므로 실리사이드와 다결정실리콘을 패터닝하는 것이 용이하다. 그러나 열을 가할 경우 트랜지스터의 게이트의 펀치쓰루(punch through)특성이 나빠지게 되므로 게이트의 짧은 채널 형성이 어렵게 된다.Therefore, in order to prevent this, the planarization process, which is usually performed before forming polycrystalline silicon and tungsten silicide, uses boro phospho silica glass (hereinafter referred to as BPSG). This is because the corrugated portion can be flattened. This makes it easier to pattern silicide and polysilicon because the depth of the valleys in the ribs is negligibly shallow. However, when heat is applied, the punch-through characteristic of the gate of the transistor is deteriorated, which makes it difficult to form a short channel of the gate.
반도체장치가 고집적화되고 소형화됨에 따라 열을 가하지 않고 평탄화하는 방법이 필요하게 되었다. 평탄화의 비열처리 방법으로는 BPSG나 도핑되지 않은 실리카 글래서(undoped silica glass이하 USG라 한다.)의 막질을 두껍게 형성한 후 필요한 만큼 남기는 에치백( etch-back)방법이 있다.As semiconductor devices have been highly integrated and miniaturized, there is a need for a method of planarization without applying heat. As a non-heat treatment method of planarization, an etch-back method of forming a thick film of BPSG or undoped silica glass (hereinafter referred to as USG) and leaving it as necessary is necessary.
종래의 BPSG를 사용하여 평탄화를 이룬 후 그 위에 비트라인을 형성하는 방법에 관해 첨부된 도면과 함께 상세하게 설명한다.A method of forming a bit line thereon after planarization using a conventional BPSG will be described in detail with the accompanying drawings.
제1a도 내지 제1c도는 종래의 기술에 의한 반도체 장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다.1A to 1C are diagrams illustrating, in steps, a method of forming a bit line of a semiconductor device according to the related art.
제1a도는 반도체기판(10) 상에 통상적인 트랜지스터를 형성한 후 그 전면에 평탄화층(14)을 형성하는 단계를 나타낸다.FIG. 1A shows a step of forming a conventional transistor on the semiconductor substrate 10 and then forming the planarization layer 14 on its entire surface.
여기서 '12'는 형성된 트랜지스터의 게이트를 나타낸다. 그리고 도시하지는 않았지만 상기 게이트전극 사이에는 드레인 및 소오스영역이 형성된다. 트랜지스터의 게이트전극을 형성한 후 결과물 전면에 도핑되지 않은 산화막(13)을 화학기상증착(Chemical Vapor Deposition 이하 CVD라 한다 )을 이용하여 형성한다. 계속해서 상기 결과물전면에 평탄화층(14)을 형성한다. 상기 평탄화층(14)으로는 BPSG를 사용하여 형성한다. 상기 CVD산화막을 평탄화층(14) 형성전에 형성하는 것은 상기 BPSG가 직접 반도체기판과 닿을 경우 트랜지스터의 특성에 좋지않은 영향을 미치기 때문이다. 상기 평탄화층(14)으로 형성된 BPSG는 형성 직후에는 전면이 평탄화되지 않고 골진부분(16)이 형성된다. 이와 같은 상황에서 상기 결과물에 열을 가하면 상기 BPSG는 연화되고 유동성이 증가하게 되어 상기 골진부분(16)을 매우게되는 평탄화가 이루어진다. 결과적으로 상기 깊은 골이 형성된 부분(16)은 무시할 정도의 매우 얕은 골이 형성된다. 이 결과물을 나타낸 도면이 제1b도이다.Where '12' represents the gate of the formed transistor. Although not shown, a drain and a source region are formed between the gate electrodes. After the gate electrode of the transistor is formed, an undoped oxide film 13 is formed on the entire surface of the product by chemical vapor deposition (hereinafter referred to as CVD). Subsequently, the planarization layer 14 is formed on the resultant front surface. The planarization layer 14 is formed using BPSG. The CVD oxide film is formed before the planarization layer 14 is formed because the BPSG directly affects the characteristics of the transistor when directly contacted with the semiconductor substrate. In the BPSG formed of the planarization layer 14, the entire surface is not planarized immediately after formation, and the corrugated portion 16 is formed. In such a situation, applying heat to the resultant causes the BPSG to soften and increase fluidity, thereby making the corrugated portion 16 very flat. As a result, the deep valleys 16 are negligibly shallow. The figure which shows this result is FIG. 1b.
제1c도는 상기 평탄화된 BPSG상에 상기 반도체기판상에 비트라인 접촉을 형성하기 위한 콘택홀을 형성한 후 이 콘택홀을 매립하면서 상기 결과물전면에 다결정실리콘(18)을 형성하고 그 전면에 텅스텐 실리사이드(20)을 순차적으로 형성하여 이것을 비트라인으로 패터닝하는 단계를 나타낸다.FIG. 1C illustrates a contact hole for forming bit line contact on the semiconductor substrate on the planarized BPSG, and then filling the contact hole to form polysilicon 18 on the entire surface of the resultant product, and tungsten silicide on the front surface thereof. (20) is sequentially formed and patterned into bit lines.
상술한 바와 같이 종래의 기술에 의한 비트라인 형성방법은 평탄화를 이루기 위해 열을 가하므로 반도체기판상에 형성된 트랜지스터의 게이트의 채널길이를 짧게할 경우 펀치쓰루(Punch through)특성이 나빠진다.As described above, the bit line forming method according to the related art applies heat to achieve planarization, and thus, when the channel length of the gate of the transistor formed on the semiconductor substrate is shortened, the punch through characteristic is deteriorated.
또한 상기 공정상에서 설명하지는 않았지만 열처리 대신 에치백(etch back)을 이용하여 BPSG를 평탄화할 경우 트랜지스터가 열을 받지 않는 장점은 있으나 증착 및 에치백의 균일성의 안정한 공정조절이 어렵게 된다. 특히 에치백의 경우 종말점(end point)를 잡을 수 있는 공정이 아니므로 일정량의 에치백을 위해 시간 에치(time etch)를 실시해야 하는데 실제 공정진행시 시시각각 변화하는 장비의 상태에 따라 약간의 식각율(etchrate)변동이 있을시 이를 계속적으로 체크하고 보정해주어야 한다. 또한 웨이퍼내의 균일성이나 웨이퍼와 웨이퍼간의 균일성등 균일한 상태의 에치백(etchback)공정을 유지하는 것이 반드시 필요하다. 에치백 공정이 과도할 경우 비트라인의 다결정실리콘과 후속 층간의 층간 숏트가 발생하여 디바이스에 결함이 발생하게 되고 에치백공정이 부족하여 두껍게 남는 경우 후속공정중 콘택형성에 어려움이 있어 마찬가지로 디바이스의 결함발생 원인이 된다. 따라서 층간 유전체물질의 에치백공정도 조절상의 문제를 갖고 있다.In addition, although not described in the above process, when the BPSG is planarized using an etch back instead of heat treatment, the transistor does not receive heat, but it is difficult to stably control process uniformity of deposition and etch back. In particular, in case of etchback, it is not a process to catch the end point. Therefore, time etch must be performed for a certain amount of etchback. If there is an etch rate, it should be checked and corrected. In addition, it is necessary to maintain an etchback process in a uniform state such as uniformity in the wafer and uniformity between the wafer and the wafer. If the etchback process is excessive, short interlayer short between the polysilicon of the bit line and the subsequent layers will cause defects in the device, and if the etchback process is insufficient due to insufficient thickness, it will be difficult to form contacts during the subsequent process. It can be caused. Therefore, the etch back process of the interlayer dielectric material also has a control problem.
본 발명의 목적은 상술한 종래의 문제점을 해결하기 위해 평탄화층으로서 다결정실리콘을 사용하는 반도체 장치의 비트라인 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a bit line of a semiconductor device using polycrystalline silicon as a planarization layer in order to solve the above-mentioned conventional problems.
상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 의한 반도체 장치의 비트라인 형성 방법은, 반도체기판상에 트랜지스터를 형성하는 단계, 상기 트랜지스터가 형성된 반도체기판 전면에 제1 절연막을 형성하는 단계, 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 소정의 깊이까지 식각하고 평탄화하는 단계, 상기 트랜지스터의 드레인영역에 콘택홀을 형성하는 단계, 상기 결과물전면에 콘택홀을 매립하면서 제2 도전층을 형성하는 단계, 상기 제2 도전층 전면에 제3 도전층을 형성하는 단계 및 상기 제3, 제2 및 제1 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함한다.In order to achieve the above object, a method of forming a bit line in a semiconductor device according to a first embodiment of the present invention includes forming a transistor on a semiconductor substrate, forming a first insulating film on the entire surface of the semiconductor substrate on which the transistor is formed; Forming a first conductive layer on the entire surface of the first insulating layer, etching and planarizing the first conductive layer to a predetermined depth, forming a contact hole in the drain region of the transistor, and forming a contact hole on the entire surface of the resultant Forming a second conductive layer while filling the second conductive layer; forming a third conductive layer over the entire surface of the second conductive layer; and forming a bit line by patterning the third, second and first conductive layers. do.
상기 목적을 달성하기 위하여 본 발명의 제2 실시예에 의한 반도체 장치의 비트라인 형성 방법은, 반도체기판상에 트랜지스터를 형성하는 단계, 상기 트랜지스터가 형성된 결과물전면에 제1 절연막을 형성하는 단계, 상기 제1 절연막전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 소정의 깊이까지 식각하고 평탄화하는 단계, 상기 트랜지스터의 드레인영역에 형성된 상기 제1 도전층을 제거하는 단계, 상기 제1 도전층을 마스크로 하여 상기 드레인영역에 형성된 제1 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 결과물 전면에 콘택홀을 매립하면서 제2 도전층을 형성하는 단계, 상기 제2 도전층 전면에 제3 도전층을 형성하는 단계 및 상기 제3, 제2 및 제1 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함한다.In order to achieve the above object, a method of forming a bit line in a semiconductor device according to a second embodiment of the present invention includes forming a transistor on a semiconductor substrate, forming a first insulating film on the entire surface of the resultant product on which the transistor is formed, Forming a first conductive layer on the entire surface of the first insulating layer, etching and planarizing the first conductive layer to a predetermined depth, removing the first conductive layer formed in the drain region of the transistor, and first Forming a contact hole by etching a first insulating film formed in the drain region using the conductive layer as a mask, forming a second conductive layer by filling a contact hole in the entire surface of the resultant, and forming a second conductive layer on the entire surface of the second conductive layer. Forming a third conductive layer and patterning the third, second and first conductive layers to form a bit line.
상기 공정별로 기술한 제1 및 제2 실시예에서 제1 절연막은 고온 열산화막(High Temparature Oxide 이하 HTO라 한다.)과 같은 산화막으로 형성한다. 또한 제1 및 제2 도전층은 다결정실리콘을 사용하여 형성한다.In the first and second embodiments described for each process, the first insulating film is formed of an oxide film such as a high temperature oxide oxide (HTO). In addition, the first and second conductive layers are formed using polycrystalline silicon.
그리고 상기 제3도전층은 텅스텐 실리사이드(WSi x)로 형성한다.The third conductive layer is formed of tungsten silicide (WSi x).
상기 제1 도전층의 에치백공정은 통상의 층간유전체물질의 에치백공정과는 달리 층간 숏트나 콘택형성의 어려움을 동반하지 않는다. 따라서 비교적 공정이 용이하다.The etch back process of the first conductive layer is not accompanied by difficulty of forming an interlayer short or contact unlike an etch back process of a conventional interlayer dielectric material. Therefore, the process is relatively easy.
상기 콘택홀의 직경을 보다 작게 형성하기 위해서 폴리머(polymer)를 이용할 수도 있다. 또한 포토레지스트 패턴에 열을 가하여 패턴의 가장자리를 확장시킴으로써 콘택홀의 직경을 작게 형성할 수도 있다. 또 다른 방법으로는 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하여 콘택홀의 직경을 작게 형성할 수도 있다. 상기 제1 실시예에서 제1 도전층을 에치백할 때 그 종말점을 상기 제1 절연막의 계면으로 잡는다.In order to form a smaller diameter of the contact hole, a polymer may be used. In addition, the diameter of the contact hole may be reduced by applying heat to the photoresist pattern to extend the edge of the pattern. As another method, a spacer may be formed on sidewalls of the photoresist pattern to reduce the diameter of the contact hole. When the first conductive layer is etched back in the first embodiment, its end point is taken as the interface of the first insulating film.
본 발명은 텅스텐 실리사이드가 평탄화된 면상에서 사진 및 식각공정이 진행되므로 비트라인의 패터닝이 쉬워진다. 또한 평탄화 과정에서 열을 받지 않으므로 트랜지스터의 게이트전극의 채널길이에 따른 특성개선에도 유리하다. 그리고 층간산화막을 한번만 형성함으로써 후속공정에서 콘택형성시 양호한 에스펙트 비(Aspect ratio)를 갖는다.According to the present invention, the photolithography and etching processes are performed on the tungsten silicide planarized surface, thereby making it easier to pattern the bit lines. In addition, since heat is not applied during the planarization process, it is advantageous to improve characteristics according to the channel length of the gate electrode of the transistor. In addition, since the interlayer oxide film is formed only once, it has a good aspect ratio during contact formation in a subsequent process.
이하, 본 발명의 실시예를 첨부된 도면과 함께 보다 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
제2a도 내지 제2f도는 본 발명의 제1 실시예에 의한 반도체 장치의 비트라인 형성방법율 단계별로 나타낸 도면들이다.2A through 2F are diagrams illustrating the method of forming the bit lines of the semiconductor device according to the first embodiment of the present invention.
제2a도는 제1 절연막을 형성하는 단계를 나타낸다. 구체적으로 설명하면 먼저 반도체기판(30) 상에 통상적인 방법으로 트랜지스터를 형성한다. 상기 트랜지스터가 형성된 반도체기판(30) 전면에 제1절연막(34)을 형성한다. 여기서 32는 게이트전극을 나타낸다. 상기 제1 절연막(34)은 HTO와 같은 산화막을 사용하여 형성한다.2A illustrates forming a first insulating film. Specifically, the transistor is first formed on the semiconductor substrate 30 in a conventional manner. The first insulating layer 34 is formed on the entire surface of the semiconductor substrate 30 on which the transistor is formed. 32 represents a gate electrode. The first insulating film 34 is formed using an oxide film such as HTO.
제2b도는 제1 도전층을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물전면에 다결정실리콘을 사용하여 제1 도전층(36)을 두껍게 형성한다.2b illustrates forming a first conductive layer. Specifically, the first conductive layer 36 is thickly formed using polycrystalline silicon on the entire surface of the resultant product.
제2c도는 상기 제1 도전층(36)의 전면을 에치백(etchback)하는 단계를 나타낸다. 이때, 종말점(end point)을 상기 게이트전극의 상부에 있는 제1 절연막(34)의 계면으로 잡는다. 따라서 에치백이 완료된 후 그 결과물은 게이트의 상부에서는 상기 제1 도전층(36)을 형성하는 다결정실리콘이 완전히 제거되어 제1 절연막(34)의 계면이 노출되고 그 주위에는 같은 평탄도를 갖는 제1 도전층(36a)이 형성된다.FIG. 2C illustrates a step of etching back the entire surface of the first conductive layer 36. At this time, an end point is taken as an interface of the first insulating film 34 on the gate electrode. Therefore, after the etch back is completed, the result is a polysilicon forming the first conductive layer 36 is completely removed at the top of the gate to expose the interface of the first insulating film 34 and have the same flatness around it. The conductive layer 36a is formed.
제2d도는 콘택홀을 형성하는 단계를 나타낸다. 구체적으로는, 상기 결과물전면에 포토레지스트를 도포한 다음, 상기 트랜지스터의 게이트전극(32) 사이에 드레인 영역에 형성된 제1 도전층(36)의 표면을 노출시키는 패터닝을 한다. 상기 포토레지스트 패턴(PR1)을 식각마스크로 하여 제1 도전층(36a) 및 제1 절연막(34)을 제거하여 드레인영역의 반도체기판의 표면을 노출시키는 콘택홀(38)을 형성한다 이때, 상기 결과물에는 아직 텅스텐 실리사이드가 형성되어 있지 않으므로 식각이 용이하다. 계속해서 상기 포토레지스트 패턴(PR1)을 제거한다. 상기 콘택홀의 직경을 더 작게 형성하기 위해서 상기 포토레지스트 패턴(PR1)을 형성한 후 열을 가하여 포토레지스트 패턴의 가장자리가 약간 흘러 내리게 한 후 식각을 진행할 수도 있다. 또는 포토레지스트 패턴(PR1)의 측벽에 스페이서를 형성하고 식각을 진행할 수도 있다. 또 다른 방법으로는 폴리머(polymer)를 이용할 수도 있다.2d illustrates a step of forming a contact hole. Specifically, after the photoresist is applied to the entire surface of the resultant, patterning is performed to expose the surface of the first conductive layer 36 formed in the drain region between the gate electrodes 32 of the transistor. Using the photoresist pattern PR1 as an etching mask, the first conductive layer 36a and the first insulating layer 34 are removed to form a contact hole 38 exposing the surface of the semiconductor substrate in the drain region. The resultant is not yet formed with tungsten silicide is easy to etch. Subsequently, the photoresist pattern PR1 is removed. In order to form a smaller diameter of the contact hole, the photoresist pattern PR1 may be formed, and then heat may be applied to allow the edge of the photoresist pattern to flow down, followed by etching. Alternatively, a spacer may be formed on the sidewall of the photoresist pattern PR1 and the etching may be performed. Alternatively, a polymer may be used.
상기 콘택홀의 에스펙트 비(Aspect Ratio), 즉 콘택홀의 깊이 대 직경의 비는 층간절연막을 한번만 형성함에 따라 홀의 깊이가 깊지 않으므로 양호하게 할 수 있다.The aspect ratio of the contact hole, that is, the ratio of the depth to the diameter of the contact hole, is good because the depth of the hole is not deep as only one interlayer insulating film is formed.
제2e도는 제2 도전층(40) 및 제3 도전층(42)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 결과물전면에 제2d도의 콘택홀(38)을 매립하면서 제2 도전층(40)을 형성한다. 계속해서 상기 제2 도전층 전면에 제3 도전층(42)을 균일한 두께로 형성한다.FIG. 2E illustrates the steps of forming the second conductive layer 40 and the third conductive layer 42. Specifically, the second conductive layer 40 is formed by filling the contact hole 38 of FIG. 2d on the entire surface of the resultant product. Subsequently, a third conductive layer 42 is formed on the entire surface of the second conductive layer with a uniform thickness.
상기 제2 도전층(40)은 제1 도전층(36a)과 마찬가지로 다결정실리콘을 사용하여 형성한다. 그리고 상기 제3 도전층(42)은 텅스텐 실리사이드로 형성한다.The second conductive layer 40 is formed using polycrystalline silicon similarly to the first conductive layer 36a. The third conductive layer 42 is formed of tungsten silicide.
제2f도는 상기 제3 도전층, 제2 도전층 및 제1 도전층(42, 40 및 36a)을 패터닝하여 비트라인을 형성하는 단계률 나타낸다.FIG. 2F illustrates a step rate of forming the bit lines by patterning the third conductive layer, the second conductive layer, and the first conductive layers 42, 40, and 36a.
이상은 본 발명의 제1 실시예를 상세히 설명한 것으로서 , 그 특징은 에치백으로 평탄화된 제1 도전층상에 제2 및 제3도전층을 형성한 다음 패터닝하므로 포토레지스트 패터닝 공정과 식각공정이 보다 용이해진다.As described above, the first embodiment of the present invention has been described in detail. Since the second and third conductive layers are formed on the first conductive layer planarized by etch back and then patterned, the photoresist patterning process and the etching process are easier. Become.
제3a도 내지 제3g는 본 발명의 제2 실시예에 의한 반도체 장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다.3A through 3G are diagrams illustrating, in steps, a method of forming a bit line of a semiconductor device in accordance with a second embodiment of the present invention.
제3a도 및 제3b도의 제1 도전층의 형성단계까지는 상기 본 발명의 제1 실시예의 경우와 동일한 상황으로 진행한다. 따라서 제3c도에서부터 상세하게 설명한다.The steps up to the formation of the first conductive layer in FIGS. 3A and 3B proceed in the same situation as in the first embodiment of the present invention. Therefore, it demonstrates in detail from FIG. 3C.
제3c도는 상기 형성된 제1 도전층(56)의 전면을 에치백하는 단계를 나타낸다. 이 단계에서는 상기 제1 실시예의 경우와는 달리 제1 절연막(54)의 계면이 노출되지 않도록 상기 제1 도전층(56)을 제1 절연막(54)의 계면으로부터 일정한 높이까지 에치백을 실시한다.3C illustrates a step of etching back the entire surface of the formed first conductive layer 56. In this step, unlike the case of the first embodiment, the first conductive layer 56 is etched back from the interface of the first insulating film 54 to a constant height so that the interface of the first insulating film 54 is not exposed. .
제3d도는 게이트전극(52) 사이의 드레인영역에 형성된 제1 도전층(56)을 제거하는 단계를 나타낸다. 구체적으로, 상기 결과물전면에 포토레지스트를 도포한 다음, 상기 게이트전극(52) 사이의 드레인 영역에 형성된 제1 도전층(56)을 노출시키는 포토레지스트 패턴(PR2)을 형성한다. 계속해서 상기 포토레지스트 패턴(PR2)을 식각마스크로 사용하여 상기 노출시킨 제1 도전층(56)을 제1 절연막(54)의 계면을 종말점으로 하여 식각한다.FIG. 3D illustrates removing the first conductive layer 56 formed in the drain region between the gate electrodes 52. Specifically, after the photoresist is applied to the entire surface of the resultant, a photoresist pattern PR2 exposing the first conductive layer 56 formed in the drain region between the gate electrodes 52 is formed. Subsequently, using the photoresist pattern PR2 as an etching mask, the exposed first conductive layer 56 is etched using the interface of the first insulating film 54 as an end point.
제3e도는 드레인영역상에 콘택홀을 형성하는 단계를 나타낸다. 구체적으로, 상기 제3d도에서 포토레지스트 패턴(PR2)을 제거한 후 제1 도전층(56a)을 식각방지 마스크로 하여 노출되어 있는 드레인영역에 형성된 제1 절연막(54)을 식각하여 제거한다. 그 결과 반도체기판의 드레인영역상에 콘택홀(58)이 형성된다.3E illustrates forming a contact hole on the drain region. Specifically, after the photoresist pattern PR2 is removed in FIG. 3d, the first insulating layer 54 formed in the exposed drain region using the first conductive layer 56a as an etch mask is etched and removed. As a result, a contact hole 58 is formed in the drain region of the semiconductor substrate.
제3f도는 상기 콘택홀(58)을 매립하면서 상기 결과물전면에 제2 도전층(60)을 형성하고, 계속해서 제2 도전층(60) 전면에 제3 도전층(62)율 형성하는 단계를 나타낸다.FIG. 3F illustrates the step of forming the second conductive layer 60 on the entire surface of the resultant while filling the contact hole 58, and subsequently forming the third conductive layer 62 rate on the entire surface of the second conductive layer 60. Indicates.
상기 제2 도전층(60) 및 제3 도전층(62)은 상기 제1 실시예와 동일한 물질을 사용해서 동일한 조건으로 형성한다.The second conductive layer 60 and the third conductive layer 62 are formed under the same conditions using the same material as in the first embodiment.
제3g는 상기 결과물의 제3 도전층, 제2 도전층 및 제1 도전층(62, 60및 56a)을 패터닝하여 비트라인을 형성하는 단계를 나타낸다.3G illustrates a step of forming a bit line by patterning the third conductive layer, the second conductive layer, and the first conductive layers 62, 60, and 56a of the resultant product.
상기 제2 실시예는 상기 콘택홀을 형성하는데 있어서 제1 실시예와 같이 포토레지스트 패턴를 사용해서 한번에 콘택홀을 형성하는 것이 아니라 먼저 콘택홀을 형성할 영역에 있는 제1 도전층은 포토레지스트 패턴을 사용하여 제거한 다음, 제1 절연막은 상기 제1 도전층을 식각마스크로 하여 제거하는 것이 특징이다.In the second embodiment, in forming the contact hole, the first conductive layer in the region where the contact hole is to be formed first is formed by using the photoresist pattern as in the first embodiment. After the removal, the first insulating layer is removed by using the first conductive layer as an etching mask.
이상, 본 발명은 도전층을 평탄화층으로 사용함으로써 양호한 평탄도를 얻을 수 있고 이 위에 텅스텐 실리사이드를 형성하여 사진 및 식각공정이 진행되므로 비트라인의 패터닝이 쉬워진다. 또한 평탄화과정에서 열을 받지 않으므로 트랜지스터의 펀치쓰루(Punch through) 특성을 개선할 수 있다. 그리고 층간산화막을 한번만 형성함으로써 후속공정에서 콘택형성시 양호한 에스팩트 비(Aspect ratio )를 갖는다.As described above, according to the present invention, good flatness can be obtained by using the conductive layer as a planarization layer, and since tungsten silicide is formed thereon, the photolithography and etching processes are performed, thereby making it easier to pattern the bit lines. In addition, since heat is not applied during the planarization process, the punch-through characteristic of the transistor may be improved. In addition, since the interlayer oxide film is formed only once, it has a good aspect ratio during contact formation in a subsequent process.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012468A KR0151047B1 (en) | 1995-05-18 | 1995-05-18 | Bit line manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012468A KR0151047B1 (en) | 1995-05-18 | 1995-05-18 | Bit line manufacturing method for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043118A KR960043118A (en) | 1996-12-23 |
| KR0151047B1 true KR0151047B1 (en) | 1998-10-01 |
Family
ID=19414857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| KR (1) | KR0151047B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6918562B2 (en) | 2002-01-25 | 2005-07-19 | Samsung Electronics Co., Ltd. | Device for combining electronic appliances and displaying apparatuses employing the same |
-
1995
- 1995-05-18 KR KR1019950012468A patent/KR0151047B1/en not_active IP Right Cessation
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| KR960043118A (en) | 1996-12-23 |
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