KR20060016269A - Method of forming a metal silicide layer and method of forming a metal wiring of a semiconductor device using the same - Google Patents
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Abstract
반도체 소자의 금속 실리사이드막 형성 방법 및 이를 이용한 금속배선의 형성 방법이 개시되어 있다. 기판의 표면을 노출시키는 콘택홀을 갖는 절연막 상에 균일한 두께를 갖는 금속막을 형성한다. 상기 금속막에 플라즈마 질화처리 공정을 수행하여 상기 금속막의 표면을 질화 금속막으로 개질한다. 상기 기판에 열처리 공정을 수행하여 상기 콘택홀 저면의 금속막과 상기 기판을 반응시켜 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막이 형성된 콘택홀을 매립하는 콘택 플러그와 비트라인을 형성한다. 상기와 같은 방법이 적용되는 금속배선 형성 시에 상기 금속 실리사이드막을 이용해 전기적 특성을 향상시키고, 제조시간을 단축시켜 비트라인 금속배선을 용이하게 형성할 수 있다.A method of forming a metal silicide film of a semiconductor device and a method of forming a metal wiring using the same are disclosed. A metal film having a uniform thickness is formed on the insulating film having a contact hole exposing the surface of the substrate. The surface of the metal film is modified with a metal nitride film by performing a plasma nitridation process on the metal film. The substrate is thermally treated to react the metal film on the bottom surface of the contact hole with the substrate to form a metal silicide film. A contact plug and a bit line are formed to fill the contact hole in which the metal silicide layer is formed. When forming the metal wiring to which the method described above is applied, the bit line metal wiring can be easily formed by using the metal silicide layer to improve electrical characteristics and shorten manufacturing time.
Description
도 1은 종래의 비트라인 전극 형성 시에 코발트 실리사이드막의 형성 방법을 나타내는 공정도이다.1 is a process chart showing a method of forming a cobalt silicide film in forming a conventional bit line electrode.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 코발트 실리사이드막과 비트라인 형성 방법을 나타내는 공정 단면도들이다.2 to 6 are cross-sectional views illustrating a method of forming a cobalt silicide layer and a bit line according to an exemplary embodiment of the present invention.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 코발트 실리사이드막과 비트라인 형성 방법을 나타내는 공정 단면도들이다.7 to 9 are cross-sectional views illustrating a method of forming a cobalt silicide layer and a bit line according to another exemplary embodiment of the present invention.
도 10 내지 도 11은 본 발명의 또 다른 실시예에 따른 코발트 실리사이드막과 비트라인 형성 방법을 나타내는 공정 단면도들이다.10 to 11 are cross-sectional views illustrating a method of forming a cobalt silicide layer and a bit line according to still another exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 반도체 기판 110 : 게이트 전극100
120 : 소오스/드레인 130 : 층간절연막 패턴120: source / drain 130: interlayer insulating film pattern
140 : 콘택홀 150 : 금속막140: contact hole 150: metal film
160 : 질화 금속막 170 : 금속 실리사이드막160
180 : 콘택 플러그 182 : 비트 라인180: contact plug 182: bit line
본 발명은 반도체 소자의 제조 방법에 관한 것으로서 보다 상세하게는 기판과 전기적으로 연결되는 비트라인 형성 공정에 적용되는 금속 실리사이드막 및 이를 이용한 금속배선의 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a metal silicide film applied to a bit line forming process electrically connected to a substrate and a method of forming a metal wiring using the same.
근래에, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라, 상기 반도체 장치의 집적도 향상을 위한 주요한 기술로서 막 형성을 위한 증착 공정과 같은 가공 기술에 대한 요구도 엄격해지고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to these demands, the manufacturing technology of the semiconductor device has been developed to improve the degree of integration, reliability, and response speed. Accordingly, the demand for processing technology such as a deposition process for forming a film is also increasing as a major technology for improving the integration degree of the semiconductor device.
최근, 상기 반도체 장치는 0.11㎛ 이하의 디자인룰(design rule)을 갖기 때문에, 칩 상에 형성되는 패턴의 크기가 보다 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아짐에 따라서, 다층으로 형성된 초미세 패턴이 요구되고 있다.Recently, since the semiconductor device has a design rule of 0.11 μm or less, as the size of the pattern formed on the chip becomes smaller and the spacing between the patterns becomes smaller, the ultrafine pattern formed in multiple layers This is required.
상기와 같이 패턴을 다층으로 형성함으로서, 상기 층간 패턴들을 전기적으로 연결시키기 위해 콘택(contact)이 필요하다. 소자의 집적도가 증가할수록 상기 층간 패턴들을 연결하는 콘택 윈도우 사이즈(contact window size)가 작아진다. 때문에, 콘택이 형성되는 부위에 기존에 사용하던 폴리실리콘(poly-silicon)등을 사용 하면 콘택 저항이나 시트 저항(sheet resistance)이 높아 고속동작을 기대하기 어렵고 전력소비의 문제가 발생하게 된다.By forming the pattern in multiple layers as described above, a contact is required to electrically connect the interlayer patterns. As the degree of integration of the device increases, the contact window size connecting the interlayer patterns decreases. Therefore, when poly-silicon or the like, which has been previously used, is formed at the site where the contact is formed, high contact resistance or sheet resistance is difficult to expect high-speed operation and power consumption problems occur.
상기한 이유로, 콘택이 형성되는 액티브(active) 영역들 즉, 소오스(source)와 드레인(drain) 영역에 금속과 실리콘의 화합물인 금속 실리사이드(silicide)막을 형성하는 방법이 적용된다. For the above reason, a method of forming a metal silicide film, which is a compound of metal and silicon, is applied to active regions in which a contact is formed, that is, a source and a drain region.
상기 실리사이드막을 형성하는 공정은 실리사이데이션(silicidation) 공정이라 한다. 미합중국 특허 제6,100,145호(Kepler et al.)에는 실리사이데이션 공정이 개시되어 있다.The process of forming the silicide film is called a silicidation process. US Pat. No. 6,100,145 (Kepler et al.) Discloses a silicidation process.
상기 실리사이데이션 공정은 티타늄(Ti), 니켈(Ni), 코발트(Co)와 같은 금속 물질을 증착한 후 열처리하면, 하지막에 실리콘 원소가 존재하는 경우, 상기 금속과 실리콘 원소가 반응하여 티타늄 실리사이드(titanium silicide), 니켈 실리사이드(nikel silicide) 또는 코발트 실리사이드(cobalt silicide)를 형성하도록 하는 공정이다.In the silicidation process, when a metal material such as titanium (Ti), nickel (Ni), or cobalt (Co) is deposited and heat treated, when a silicon element is present in the underlying film, the metal and the silicon element react to form titanium. It is a process for forming a silicide (titanium silicide), nickel silicide (nikel silicide) or cobalt silicide (cobalt silicide).
도 1은 종래의 비트라인 형성 시에 코발트 실리사이드막의 형성 방법을 나타내는 공정도이다.1 is a process chart showing a method of forming a cobalt silicide film in forming a conventional bit line.
도 1을 참조하면, 게이트 전극 및 소오스/드레인 영역이 형성된 실리콘 기판 상에 절연막을 약 2000Å의 두께를 갖도록 형성한다. 이어서, 상기 절연막을 패터닝하여 상기 소오스/드레인 영역의 일부를 노출시키는 콘택홀을 포함하는 절연막 패턴을 형성한다(단계 S10).Referring to FIG. 1, an insulating film is formed on the silicon substrate on which the gate electrode and the source / drain regions are formed to have a thickness of about 2000 μs. Subsequently, the insulating film is patterned to form an insulating film pattern including a contact hole exposing a portion of the source / drain region (step S10).
이어서, 상기 콘택홀 및 상기 절연막 패턴 상에 약 50Å의 두께를 갖는 코발 트막과 약 50Å 내지 100Å 정도의 두께를 갖는 티타늄막(Ti) 또는 티타늄 나이트라이드막(TiN)을 캡핑막(capping layer)으로 순차적으로 형성한다(단계 S20, S30).Subsequently, a cobalt film having a thickness of about 50 GPa and a titanium film or a titanium nitride layer TiN having a thickness of about 50 GPa to 100 GPa are formed on the contact hole and the insulating layer pattern as a capping layer. It is formed sequentially (steps S20 and S30).
이어서, 상기 캡핑막이 형성된 기판을 열처리 챔버 내로 이송한 후, 상기 기판을 약 500℃의 온도에서 제1 열처리 공정을 수행한다(단계 S40). 여기서, 제1 열처리 공정을 수행하면 상기 기판의 실리콘과 상기 캡핑막의 코발트가 화학적으로 반응하여 코발트 실리사이드가 형성되는 실리사이데이션 공정이 이루어진다.Subsequently, after transferring the substrate on which the capping film is formed into the heat treatment chamber, the substrate is subjected to a first heat treatment process at a temperature of about 500 ° C. (step S40). Here, when the first heat treatment process is performed, a silicidation process is performed in which cobalt silicide is formed by chemically reacting silicon of the substrate and cobalt of the capping layer.
이어서, 실리사이데이션 공정으로 콘택홀 저면에 코발트 실리사이드막을 형성한 후 상기 캡핑막 및 상기 실리사이데이션 공정에 미반응한 코발트막을 습식 식각(wet etch) 공정을 수행하여 제거한다(단계 S50).Subsequently, a cobalt silicide film is formed on the bottom of the contact hole by a silicidation process, and then the capping film and the cobalt film not reacted with the silicidation process are removed by a wet etch process (step S50).
상기 식각 공정이 수행된 기판을 열처리 챔버 내로 이송한 후, 상기 기판을 약 850℃의 온도에서 제2 열처리 공정을 수행하여 비트라인 금속배선의 콘택 저항을 낮출 수 있는 코발트 실리사이드막인 오믹 콘택(ohmic contact)막을 형성한다(단계 S60).After transferring the substrate subjected to the etching process into the heat treatment chamber, the substrate is subjected to a second heat treatment process at a temperature of about 850 ° C. to reduce the contact resistance of the bit line metal wiring ohmic contact (ohmic) contact) a film is formed (step S60).
상술한 종래의 기술에서, 상기 제1 열처리 공정 전에 캡핑막을 형성하는 경우 상기 기판이 대기에 노출되어 상기 코발트막 상에 자연산화막이 형성되는데, 상기 자연산화막은 이후 형성되는 비트라인 금속배선의 콘택 저항을 증가시키는 요인으로 작용한다. 따라서, 코발트막 상에 자연산화막을 방지하는 새로운 캡핑막 증착 공정이 필요하다.In the above-described conventional technique, when the capping film is formed before the first heat treatment process, the substrate is exposed to the air to form a natural oxide film on the cobalt film, and the natural oxide film is formed after the contact resistance of the bit line metal wiring. It acts as a factor to increase. Therefore, there is a need for a new capping film deposition process that prevents natural oxide films on cobalt films.
그러나, 상기 종래의 캡핑막 증착 공정을 수행하면 두 가지 문제점이 발생한다. 첫째, 캡핑막 증착 공정이 추가됨으로서 반도체 소자 제조공정의 스루풋 (throughput)이 감소한다.However, there are two problems when performing the conventional capping film deposition process. First, the throughput of the semiconductor device manufacturing process is reduced by adding a capping film deposition process.
둘째, 통상적으로 상기 코발트막과 캡핑막 증착 공정은 상이한 챔버들에서 수행되므로 상기 챔버들 사이에서 기판을 이송하는 동안 상기 기판에 작용하는 압력 및 가스 분위기가 변화된다. 따라서, 상기 기판의 이송 또는 상기 캡핑막 증착 전 대기하는 동안 상기 코발트막의 표면상에 코발트 산화막이 형성될 수 있다. 상기 코발트 산화막은 콘택 저항을 증가시키는 요인으로 작용할 수 있다.Secondly, the cobalt and capping film deposition processes are typically performed in different chambers, so the pressure and gas atmosphere acting on the substrate is changed during transfer of the substrate between the chambers. Therefore, a cobalt oxide film may be formed on the surface of the cobalt film during the transfer of the substrate or the atmosphere before the capping film is deposited. The cobalt oxide layer may act as a factor of increasing contact resistance.
따라서, 본 발명의 목적은 반도체 소자의 비트라인 형성 공정에서 전기적 특성이 우수한 코발트 실리사이드막을 간단한 공정을 통해 형성하는 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of forming a cobalt silicide film having excellent electrical characteristics in a bit line forming process of a semiconductor device through a simple process.
본 발명의 다른 목적은 상술한 코발트 실리사이드막의 형성 방법을 이용한 반도체 장치의 금속배선 형성 방법을 제공하는데 있다.Another object of the present invention is to provide a method for forming a metal wiring in a semiconductor device using the method for forming a cobalt silicide film described above.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 금속 실리사이드막 형성 방법은, 기판의 표면을 노출시키는 콘택홀을 갖는 절연막 상에 균일한 두께를 갖는 금속막을 형성하는 단계와, 상기 금속막에 플라즈마 질화처리 공정을 수행하여 상기 금속막의 표면을 질화 금속막으로 개질하는 단계와, 상기 기판에 열처리 공정을 수행하여 상기 콘택홀 저면의 금속막과 상기 기판을 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다.Metal silicide film forming method according to an aspect of the present invention for achieving the above object, the step of forming a metal film having a uniform thickness on the insulating film having a contact hole for exposing the surface of the substrate, plasma on the metal film Performing a nitriding process to modify the surface of the metal film into a metal nitride film; and performing a heat treatment process on the substrate to react the metal film on the bottom of the contact hole with the substrate to form a metal silicide film. .
상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따른 금속배선 형성 방법은, 기판의 표면을 노출시키는 콘택홀을 갖는 절연막 상에 균일한 두께를 갖는 금속막을 형성하는 단계와, 상기 금속막에 플라즈마 질화처리 공정을 수행하여 상기 금속막의 표면을 질화 금속막으로 개질하는 단계와, 상기 기판에 열처리 공정을 수행하여 상기 콘택홀 저면의 금속막과 상기 기판을 반응시켜 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막이 형성된 콘택홀을 매립하는 콘택 플러그와 비트라인을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a metal wiring, the method including: forming a metal film having a uniform thickness on an insulating film having a contact hole exposing a surface of a substrate; Performing a nitriding process to modify the surface of the metal film into a metal nitride film; and performing a heat treatment process on the substrate to form a metal silicide film by reacting the metal film on the bottom of the contact hole with the substrate; And forming a contact plug and a bit line filling the contact hole in which the metal silicide layer is formed.
따라서, 상술한 바와 같은 금속 실리사이드막 형성 방법은 별도의 캡핑막 형성 공정을 수행하지 않고, 간단한 플라즈마 질화처리 공정만으로 콘택 저항이 낮은 금속 실리사이드막을 형성할 수 있다. 또한, 콘택홀을 매립하는 콘택 플러그를 형성하는데 필요한 베리어막을 별도로 형성하지 않고, 상기 플라즈마 질화처리로 형성된 질화 금속막을 포함하는 금속막을 베리어막으로 이용함으로써 금속배선의 제조 시간을 현저히 단축시킬 수 있다.Accordingly, the metal silicide film forming method as described above may form a metal silicide film having a low contact resistance by a simple plasma nitriding process without performing a separate capping film forming process. In addition, by using a metal film including the metal nitride film formed by the plasma nitridation treatment as a barrier film without forming a barrier film necessary for forming a contact plug for filling a contact hole, the manufacturing time of the metal wiring can be significantly shortened.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 코발트 실리사이드막과 비트라인 형성 방법을 나타내는 공정 단면도들이다.2 to 6 are cross-sectional views illustrating a method of forming a cobalt silicide layer and a bit line according to an exemplary embodiment of the present invention.
도 2를 참고하면, 먼저 반도체 기판(100)에 게이트 스페이서를 포함하는 게이트 전극(110)들을 형성한 후 상기 게이트 전극(110)을 이온주입 마스크로 적용하여 소오스/드레인 영역(120)을 형성한다. 이어서, 상기 게이트 전극(110)을 덮는 층간절연막을 형성한 후 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 즉, 평탄화 공정을 수행하여 층간절연막의 상면을 평탄화시킨다.Referring to FIG. 2, first,
이어서, 평탄화된 층간절연막을 패터닝할 수 있도록 소정 형상의 포토레지스트 패턴을 형성한다. 형성된 포토레지스트 패턴을 식각 마스크로 적용하여 상기 층간절연막을 식각함으로서, 상기 게이트 전극들(110) 사이의 소오스/드레인 영역(120)을 노출시키는 콘택홀(140)을 형성한다. 상기 콘택홀(140)의 형성으로 인해 상기 층간절연막은 층간절연막 패턴(130)으로 형성된다.Subsequently, a photoresist pattern having a predetermined shape is formed to pattern the planarized interlayer insulating film. The interlayer insulating layer is etched by applying the formed photoresist pattern as an etch mask to form a
도 3을 참고하면, 상기 층간절연막 패턴(130)의 상면, 콘택홀(140) 내부의 양측면 및 콘택홀(140)의 저면 상에 금속 실리사이드막(170)을 형성하기 위한 금속막(150)을 균일한 두께를 갖도록 증착한다.Referring to FIG. 3, the
여기서, 상기 금속막(150) 증착 공정은 PECVD 장치의 로드락 챔버의 카세트에 상기 기판을 로딩시키고, 상기 로드락 챔버 내의 압력을 진공 상태로 유지시킨 후 로봇 팔과 같은 이송 수단을 통해 상기 기판을 증착 챔버 내의 정전척 상에 위치시킨 후 증착 공정을 수행한다.Here, the deposition process of the
상기 금속 실리사이드막(170)을 형성하기 위한 금속막(150)의 예로는 텅스텐 금속막 또는 코발트 금속막 등이 될 수 있다. 특히, 코발트 금속막이 바람직하다. 상기 코발트 금속막은 CVD, PVD, ALD로 이루어진 방법들을 적용함으로서 형성할 수 있다. 코발트 금속막의 두께는 10Å 내지 500Å로 형성할 수 있으나, 100Å 정도의 두께가 바람직하다.An example of the
도 4를 참고하면, 상기 금속막(150)에 플라즈마 질화처리 공정을 수행하여 상기 금속막(150)의 표면을 질화 금속막(160)으로 개질시킨다. 상기 금속막(150)으 로부터 개질되는 질화 금속막(160)의 두께는 25Å 정도의 두께가 바람직하다.Referring to FIG. 4, the surface of the
상기 금속막(150)이 코발트막일 경우, 상기 플라즈마 질화처리 공정을 수행함으로서 상기 코발트막의 표면이 코발트 나이트라이드막(CoN)으로 개질되어, 상기 코발트막으로부터 코발트/코발트 나이트라이드막(Co/CoN)의 이중막(bilayer)이 형성된다.When the
구체적으로, 상기 플라즈마 질화처리는 10mtorr 내지 30mtorr의 진공도를 유지한 상태에서 수행한다. 그리고, 상기 반도체 기판(100)을 상온 내지 900℃ 범위 내에서, 질소(50 ~ 5000sccm) 분위기 가스와 아르곤(50 ~ 5000sccm) 가스를 주입시키고, 100W 내지 1200W의 RF 또는 DC 소스 파워를 인가하면서 5초 내지 300초의 시간동안 상기 공정을 수행한다. 이때, 상기 플라즈마 질화처리는 NH3, N2O 및 NO 중에서 선택되는 질소를 포함하는 가스, O2, O3 및 H2O 중에서 선택되는 산소를 포함하는 가스, 할로겐 원소를 포함하는 가스 중에서 선택되는 하나의 가스 또는 상기 가스들을 혼합한 가스를 분위기 가스로 사용한다.Specifically, the plasma nitriding treatment is performed in a state of maintaining a vacuum degree of 10 mtorr to 30 mtorr. Then, the
여기서, 상기 플라즈마 질화처리 공정은 금속막(150) 증착 후 진공상태가 그대로 유지된 상태에서 인시튜(in situ) 방식으로 수행되므로 금속막(150) 상에 산화막이 일체 형성되지 않는다. 따라서 이후 공정에서 형성되는 금속 실리사이드막(170)은 낮은 콘택 저항을 갖는 안정적인 오믹(ohmic) 콘택을 이룰 수 있다.In this case, the plasma nitridation process is performed in situ after the deposition of the
도 5를 참고하면, 실리사이데이션 반응이 일어나는 온도를 갖는 증착 챔버 에서 열처리 공정을 수행하여, 상기 콘택홀(140) 저면의 금속막(150)과 상기 기판 (100)의 실리콘이 반응하여 금속 실리사이드막(170)을 형성시킨다. 이때, 상기 열처리는 급속 열처리(rapid thermal processing, RTP) 방식으로, 460℃ 내지 900℃의 온도에서 30초간 실시하는 것이 바람직하다.Referring to FIG. 5, a heat treatment process is performed in a deposition chamber having a temperature at which a silicidation reaction occurs, such that the
상기 금속막(150)이 코발트막일 경우, 실리사이데이션 반응에 의해 상기 콘택홀(140) 저면에 형성되는 금속 실리사이드막(170)은 상기 열처리 공정을 수행하는 온도에 따라서 코발트 실리사이드막(CoSi) 또는 코발트 디실리사이드막(CoSi2)으로 형성될 수 있다. 구체적으로, 상기 열처리 온도가 460℃ 내지 600℃에서는 코발트 실리사이드막(CoSi)이, 600℃ 내지 900℃에서는 코발트 디실리사이드막(CoSi2)이 형성된다.When the
통상적으로, 비트라인 배선공정에서 오믹 콘택을 갖는 금속 실리사이드로는 콘택 저항이 작은 코발트 디실리사이드(CoSi2)가 바람직하다. 그러나, 상기 열처리 공정에서 코발트 실리사이드(CoSi)가 형성되더라도 이후에, 코발트 실리사이드가 코발트 디실리사이드(CoSi2)로 상변환(phase transformation)되는 조건을 갖는 다수의 반도체 공정들이 존재하므로 상기 열처리 공정에서 코발트 실리사이드(CoSi)가 형성되어도 무방하다.In general, as the metal silicide having the ohmic contact in the bit line wiring process, cobalt dissilicide (CoSi 2 ) having a small contact resistance is preferable. However, even though cobalt silicide (CoSi) is formed in the heat treatment process, there are a plurality of semiconductor processes having a condition in which cobalt silicide is phase transformed into cobalt dissilicide (CoSi 2 ). Silicide (CoSi) may be formed.
상기 플라즈마 질화처리 공정 그리고 상기 열처리 공정은 상기 동일한 챔버 내에서 인시튜로 수행할 수 있다. 또한, 상기 플라즈마 질화처리 공정을 고온에서 수행함으로서, 상기 플라즈마 질화처리 공정과 상기 열처리 공정을 동시에 진행할 수도 있다. 이때, 상기 플라즈마 처리는 460℃ 내지 900℃ 사이에서 수행하는 것이 바람직하다.The plasma nitridation process and the heat treatment process may be performed in situ in the same chamber. In addition, by performing the plasma nitridation process at a high temperature, the plasma nitridation process and the heat treatment process may be performed simultaneously. At this time, the plasma treatment is preferably performed between 460 ℃ to 900 ℃.
이에 따라, 금속 실리사이드막을 형성하는 방법에 있어서, 종래의 기술과 달리 2단계의 열처리 공정을 수행하지 않고 적어도 한 단계의 열처리 공정만으로도 금속 실리사이드막을 형성할 수 있으므로 제조 시간을 효과적으로 단축시킬 수 있다.Accordingly, in the method of forming the metal silicide film, unlike the prior art, the metal silicide film may be formed by only at least one heat treatment step without performing the two-step heat treatment process, thereby effectively reducing the manufacturing time.
도 6을 참조하면, 상기 질화 금속막(160)과 금속 실리사이드막(170)이 형성된 상기 콘택홀(140) 내부 및 층간절연막 패턴(130)상에 콘택 플러그(180) 및 비트라인(182)을 형성하기 위한 도전성 물질층(미도시)을 형성한다. 비트라인(182) 형성을 위해 상기 도전성 물질층의 상부면을 평탄화시킨다. 상기 도전성 물질층은 텅스텐, 알루미늄, 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN) 물질 등으로 이루어질 수 있다. 특히, 텅스텐이 바람직하다. Referring to FIG. 6, a
이때, 상기 질화 금속막(160)은 상술한 금속막(150)의 산화 방지막의 기능뿐만 아니라 상기 콘택홀(140)을 매립하는 콘택 플러그(180)의 물질이 인접하는 층간절연막으로 확산되지 않도록 하는 베리어막의 기능도 가지고 있다. 따라서, 종래의 기술과 달리 별도의 베리어막 증착 공정을 필요로 하지 않으므로 반도체 소자의 제조 시간을 현저히 단축시킬 수 있는 이점을 더 가진다.In this case, the
상기 도전성 물질층을 패터닝하여 상기 콘택 플러그(180)와 비트라인(182)을 형성한다. 구체적으로, 상기 도전성 물질층 상에 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 콘택 플러그(180)와 비트라인(182)을 형성한다.
The conductive material layer is patterned to form the
도시되지는 않았으나, 상기 콘택 플러그(180) 및 비트라인(182)을 형성한 후 상기 포토레지스트 패턴을 제거하고, 상기 비트라인(182) 상에 비트라인 스페이서를 형성하기 위한 실리콘 질화막을 소정의 두께를 갖도록 형성한다. 이어서, 상기 실리콘 질화막에 대하여 에치백 공정을 수행함으로서 질화막 스페이서를 포함하는 비트라인 구조물을 완성한다.Although not shown, after forming the
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 코발트 실리사이드막과 비트라인 형성 방법을 나타내는 공정 단면도들이다.7 to 9 are cross-sectional views illustrating a method of forming a cobalt silicide layer and a bit line according to another exemplary embodiment of the present invention.
먼저, 반도체 기판 상에 게이트 전극(110), 소오스/드레인 영역(120), 층간절연막 패턴(130), 콘택홀(140), 금속막(미도시), 질화 금속막(미도시) 및 금속 실리사이드막(210)을 형성한다. 상기한 바와 같은 요소들은 도 2 내지 도 5를 참조하여 기 설명된 부분들과 동일한 방법으로 형성할 수 있으므로 이들에 대한 추가적인 상세 설명은 생략한다.First, a
도 7을 참조하면, 상기 금속 실리사이드막(210)의 형성에 관여하지 않은 상기 금속막 및 질화 금속막을 습식 식각 공정을 수행하여 제거하고, 상기 기판(100)에 제2 열처리 공정을 수행하여 상기 금속 실리사이드막(210)을 안정화시킨다.Referring to FIG. 7, the metal film and the metal nitride film which are not involved in the formation of the
구체적으로, 식각액에 기판(100)을 소정 시간동안 침지시켜 층간절연막 패턴(130)의 콘택홀(140) 저면에 존재하는 상기 금속 실리사이드막(210)을 제외한 금속막과 질화 금속막을 제거한다. 이어서, 금속막과 질화 금속막이 제거된 기판(100)에 존재하는 식각액을 제거하기 위한 세정 공정과, 상기 기판(100)을 건조시키기 위한 건조 공정을 수행한다. 그리고, 상기 식각 공정이 수행된 기판(100)을 열처리 챔버 내로 이송한 후, 상기 기판(100)에 제2 열처리 공정을 수행하여 금속 실리사이드막(210)을 안정화시킨다. 여기서, 상기 열처리는 RTP 방식으로, 약 850℃의 온도에서 30초간 실시하는 것이 바람직하다.Specifically, the
특히, 상기 금속 실리사이드막(210)이 코발트 실리사이드막(CoSi)일 경우, 상기 제2 열처리 공정에 의해 안정화된 금속 실리사이드막은 코발트 디실리사이드(CoSi2)으로 형성된다.In particular, when the
도 8을 참고하면, 베리어막(220)을 상기 금속 실리사이드막(210)이 형성된 상기 콘택홀(140) 및 상기 층간절연막 패턴(130) 상에 약 100Å의 두께를 갖도록 증착한다. 상기 베리어막(220)은 이후 콘택 플러그(230)를 이루는 금속 물질이 인접하는 층간절연막 내로 침투하는 것을 막기 위한 방지막이다.Referring to FIG. 8, the
여기서 상기 베리어막(220)의 예로는 티타늄, 티타늄 나이트라이드 또는 티타늄/티타늄 나이트라이드막(Ti/TiN)이 있다. 특히 티타늄/티타튬 나이트라이드막이 바람직하다. 또한, 상기 베리어막(220)의 형성 공정은 금속 실리사이드막(210)에 열처리 효과를 부가적으로 가할 수 있는 공정이므로 상술한 제2 열처리 공정을 생략할 수도 있다. 즉, 상기 베리어막(220)을 형성하는 동안 상기 금속 실리사이드막(210)의 안정화가 동시에 수행될 수도 있다.Examples of the
도 9를 참고하면, 상기 베리어막(220)과 상기 금속 실리사이드막(210)이 형성된 상기 콘택홀(140) 내부를 매립하는 콘택 플러그(230)와 상기 층간절연막 패턴(130) 상에 비트라인(240) 형성을 위한 도전성 물질층(미도시)을 동시에 형성한다. 비트라인(240) 형성을 위해 상기 도전성 물질층의 상부면을 평탄화시킨다. 상기 도전성 물질층은 텅스텐, 알루미늄, 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN) 물질 등이 적용될 수 있다. 특히, 텅스텐이 바람직하다.Referring to FIG. 9, a bit line is formed on the
이어서, 상기 도전성 물질층을 패터닝하여 비트라인(240)을 형성하고, 상기 비트라인(240)의 측면 상에 비트라인 스페이서(미도시)를 형성함으로써 비트라인 구조물을 완성할 수 있다. 이에 대한 상세한 설명은 도 2 내지 도 6을 참조하여 기 설명된 상기 일 실시예에 따른 비트라인 형성 방법과 동일하므로 생략한다.Subsequently, the bit line structure may be completed by patterning the conductive material layer to form a
본 실시예는 종래 기술에 의한 비트라인 형성 과정과 유사하나, 금속막과 상이한 물질로 캡핑막을 별도로 형성하지 않고 상기 금속막 형성 후, 진공상태가 유지된 상태에서 플라즈마 질화처리 공정을 수행함으로서, 상기 캡핑막 증착 전에 소정의 산화막이 상기 금속막 상에 형성되는 것을 차단한다. 따라서, 본 실시예에 의해 비트라인을 제조하면 종래 기술에 비해 콘택 저항을 용이하게 낮출 수 있다.This embodiment is similar to the bit line forming process according to the prior art, but after forming the metal film without forming a capping film separately from a material different from the metal film, by performing a plasma nitridation process in a vacuum state is maintained, A predetermined oxide film is prevented from being formed on the metal film before capping film deposition. Therefore, if the bit line is manufactured according to the present embodiment, the contact resistance can be easily lowered compared with the prior art.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 코발트 실리사이드막과 비트라인 형성 방법을 나타내는 공정 단면도들이다.10 and 11 are cross-sectional views illustrating a method of forming a cobalt silicide layer and a bit line according to still another exemplary embodiment of the present invention.
먼저, 반도체 기판 상에 게이트 전극(110), 소오스/드레인 영역(120), 층간절연막 패턴(130), 콘택홀(140), 금속막(310), 질화 금속막(320), 금속 실리사이드막(330) 및 도전성 물질층(미도시)을 형성한다. 상기한 바와 같은 요소들은 도 2 내지 도 6을 참조하여 기 설명된 부분들과 동일한 방법으로 형성할 수 있으므로 이들에 대한 추가적인 상세 설명은 생략한다.First, a
도 10을 참조하면, 상기 층간절연막 패턴(130)의 상부가 노출되도록 상기 층 간절연막(130) 상의 상기 금속막(310), 상기 질화 금속막(320) 및 상기 도전성 물질층을 평탄화 공정을 통해 부분적으로 제거하여 상기 콘택홀(140) 내에 콘택 플러그(340)를 형성한다. 상기 평탄화 공정은 에치백 공정 또는 CMP공정을 이용하여 수행한다. Referring to FIG. 10, the
상기 노출된 층간절연막 패턴(130) 및 상기 콘택 플러그(340) 상에 제2 베리어막(350)을 균일한 두께로 형성한다. 상기 제2 베리어막(350)은 이후 비트라인(360) 형성 공정에서 사용되는 CMP 공정에 대한 정지막이다. 여기서 제2 베리어막(350)은 티타늄, 티타늄 나이트라이드, 티타늄/티타늄 나이트라이드막들 중에 하나를 이용할 수 있다. 특히, 티타늄/티타늄 나이트라이드막을 이용하는 것이 바람직하다.A
상기 제2 베리어막(350) 상에 상기 콘택 플러그(340)와 전기적으로 연결된 비트라인(360) 형성을 위한 제2 도전성 물질층(미도시)을 형성한다. 상기 제2 도전성 물질층은 텅스텐, 알루미늄, 티타늄 나이트라이드 또는 탄탈륨 나이트라이드 중의 하나를 이용할 수 있다. 특히 상기 제2 도전성 물질층은 상기 콘택 플러그(340)와 동일한 물질로 형성하는 것이 바람직하다.A second conductive material layer (not shown) is formed on the
상기 제2 도전성 물질층을 패터닝하여 상기 콘택 플러그(340)와 전기적으로 연결된 비트라인(360)을 형성한다. 이어서, 상기 비트라인(360)의 측면 상에 비트라인 스페이서를 형성함으로써 비트라인 구조물을 완성한다. 상기한 바와 같은 요소들은 상기 일 실시예에서 기 설명된 부분들과 동일한 방법으로 형성할 수 있으므로 이들에 대한 추가적인 상세 설명은 생략한다.The second conductive material layer is patterned to form a
상술한 바와 같이, 반도체 장치의 금속배선 제조 공정에서 오믹 콘택을 이루기 위한 금속 실리사이드막 형성시, 별도의 캡핑막 공정과 두 단계의 열처리 공정을 수행하지 않고, 상기 금속막의 표면에 고온의 플라즈마 질화처리를 수행함으로서, 금속 실리사이드막 형성 시간을 현저히 단축시키고, 금속배선의 콘택 저항을 용이하게 낮출 수 있다. 따라서, 미세 패턴을 요구하는 반도체 소자를 안정적으로 형성할 수 있는 효과가 있다.As described above, when forming a metal silicide film for forming an ohmic contact in a metal wiring manufacturing process of a semiconductor device, a high temperature plasma nitridation treatment is performed on the surface of the metal film without performing a separate capping film process and a two-step heat treatment process. By doing this, the metal silicide film formation time can be significantly shortened, and the contact resistance of the metal wiring can be easily lowered. Therefore, there is an effect that can stably form a semiconductor device requiring a fine pattern.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.
Claims (7)
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Publication number | Priority date | Publication date | Assignee | Title |
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2004
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