KR20050002985A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스토리지노드 콘택플러그와 랜딩플러그 사이의 콘택특성을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of reducing the contact characteristics between the storage node contact plug and the landing plug.
반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 비트라인 또는 스토리지노드 전극 등의 콘택공정시 충분한 공정마진을 확보하기 위하여 콘택영역에 일종의 콘택 패드인 랜딩플러그(Landing Plug; LP)를 적용하고 있다. 따라서, 비트라인과 캐패시터 사이의 신호경로 저항 감소를 위해서는 비트라인과 랜딩플러그 또는 스토리지노드 전극과 랜딩플러그 사이의 계면저항을 감소시키는 것이 중요한데, 이러한 계면저항 감소를 위해서는 비트라인과 랜딩플러그 사이의 계면에 저저항을 가지는 티타늄실리사이드(TiSi2)막을 형성하는 것이 일반적이고, 랜딩플러그에 P (Phosphorous) 이온을 주입하여 저항을 감소시키는 방법도 적용하고 있다.Due to the miniaturization of the pattern due to the high integration of semiconductor devices, a landing plug (LP), which is a kind of contact pad, is applied to the contact region in order to secure a sufficient process margin during a contact process such as a bit line or a storage node electrode. Therefore, in order to reduce the signal path resistance between the bit line and the capacitor, it is important to reduce the interface resistance between the bit line and the landing plug or the storage node electrode and the landing plug. In order to reduce the interface resistance, the interface between the bit line and the landing plug is reduced. It is common to form a low-resistance titanium silicide (TiSi 2 ) film on the substrate, and a method of reducing resistance by injecting P (Phosphorous) ions into the landing plug is also applied.
이러한 방법들이 적용된 종래의 반도체 소자의 제조방법을 도 1a 내지 도 1e를 참조하여 상세하게 설명한다.A method of manufacturing a conventional semiconductor device to which these methods are applied will be described in detail with reference to FIGS. 1A to 1E.
도 1a를 참조하면, 소자분리막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(12), 게이트 전극(13) 및 하드마스크(14)가 순차적으로 적층된 게이트 적층구조를 형성한다. 바람직하게, 게이트 전극(13)은 도핑된 폴리실리콘막(13A)과 텅스텐실리사이드막(13B)이 순차적으로 적층된 막으로 이루어진다.Referring to FIG. 1A, a gate stacked structure in which the gate oxide film 12, the gate electrode 13, and the hard mask 14 are sequentially stacked is formed on the semiconductor substrate 10 on which the device isolation layer 11 is formed. Preferably, the gate electrode 13 is made of a film in which a doped polysilicon film 13A and a tungsten silicide film 13B are sequentially stacked.
도 1b를 참조하면, 게이트 적층구조 및 기판 표면 상에 질화막 스페이서(15)를 형성하고, 스페이서(15) 사이의 공간이 매립되도록 기판 전면 상에 제 1 층간절연막(16)을 증착한 후 화학기계연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제 1 층간절연막(16)의 표면을 평탄화한다. 그 다음, 랜딩플러그콘택 (Landing Plug Contact; LPC)용 마스크를 이용하여 제 1 층간절연막(16)을 식각하여 스페이서(15) 사이의 기판(10)을 노출시키는 LPC홀을 형성하고, LPC홀이 매립되도록 제 1 층간절연막(16) 상부에 랜딩플러그폴리실리콘(Landing Plug Poly -silicon ; LPP)막(17)을 증착한다. 그 후, CMP 공정에 의해 하드마스크(14)의 표면이 노출되도록 LPP막(17)과 제 1 층간절연막(16)을 식각하여 LPP막(17)을 서로 분리시켜, 도 1c에 도시된 바와 같이, 기판(10)과 콘택하는 LP(17A, 17B, 17C)를 형성한 후, LP(17A, 17B, 17C)의 콘택 특성 개선을 위하여 LP(17A, 17B, 17C)로 P(Phosphorous) 이온을 주입한다.Referring to FIG. 1B, the nitride layer spacer 15 is formed on the gate stack structure and the substrate surface, and the first interlayer dielectric layer 16 is deposited on the entire surface of the substrate so that the space between the spacers 15 is filled. A chemical mechanical polishing (CMP) process is performed to planarize the surface of the first interlayer insulating film 16. Next, the first interlayer insulating layer 16 is etched by using a landing plug contact (LPC) mask to form an LPC hole for exposing the substrate 10 between the spacers 15. A landing plug poly-silicon (LPP) film 17 is deposited on the first interlayer insulating film 16 so as to be buried. Thereafter, the LPP film 17 and the first interlayer insulating film 16 are etched to expose the surface of the hard mask 14 by a CMP process, and the LPP films 17 are separated from each other, as shown in FIG. 1C. After forming the LP (17A, 17B, 17C) in contact with the substrate 10, P (Phosphorous) ions to the LP (17A, 17B, 17C) to improve the contact characteristics of the LP (17A, 17B, 17C) Inject.
도 1d를 참조하면, 기판 전면 상에 제 2 층간절연막(18)을 증착하고 CMP 공정에 의해 평탄화한 후, 비트라인콘택용 마스크를 이용하여 일부 LP(17B)가 노출되도록 제 2 층간절연막(18)을 식각하여 제 1 콘택홀을 형성한다. 그 다음, 제 1 콘택홀 및 제 2 층간절연막(18) 표면 상에 티타늄(Ti)막/티타늄질화(TiN)막으로 이루어진 배리어금속막(19)을 증착하고, 열처리를 수행하여 노출된 일부 LP(17B)와 배리어금속막(19) 사이의 계면에 TiSi2막(20)을 형성한다. 그 후, 제 1 콘택홀이 매립되도록 배리어금속막(19) 상부에 텅스텐(W)막(21)을 증착하고 비트라인용 마스크를 이용하여 텅스텐막(20)과 배리어금속막(19)을 식각하여 비트라인(100)을 형성한다.Referring to FIG. 1D, after the second interlayer insulating film 18 is deposited on the entire surface of the substrate and planarized by a CMP process, the second interlayer insulating film 18 is exposed to expose some LP 17B using a bit line contact mask. ) Is etched to form a first contact hole. Next, a barrier metal film 19 made of a titanium (Ti) film / titanium nitride (TiN) film is deposited on the surfaces of the first contact hole and the second interlayer insulating film 18, and the exposed LP is partially exposed by heat treatment. The TiSi 2 film 20 is formed at the interface between the 17B and the barrier metal film 19. Thereafter, a tungsten (W) film 21 is deposited on the barrier metal film 19 to fill the first contact hole, and the tungsten film 20 and the barrier metal film 19 are etched using a bit line mask. The bit line 100 is formed.
도 1e를 참조하면, 비트라인(100)을 덮도록 제 2 층간절연막(18) 상부에 제 3 층간절연막(22)을 증착하고 CMP 공정에 의해 평탄화한 후, 스토리지노드콘택용 마스크를 이용하여 다른 LP(17A, 17B)가 노출되도록 제 3 및 제 2 층간절연막(22, 18)을 식각하여 제 2 콘택홀을 형성한다. 그 다음, 제 2 콘택홀에 매립되도록 폴리실리콘막을 증착하고 CMP 공정에 의해 제 3 층간절연막(22)이 노출되도록 식각하여 폴리실리콘막을 분리시켜 스토리지노드 콘택플러그(23A, 23B)를 형성한다.Referring to FIG. 1E, a third interlayer dielectric layer 22 is deposited on the second interlayer dielectric layer 18 to cover the bit line 100, and is planarized by a CMP process, and then another mask is used by using a storage node contact mask. The third and second interlayer insulating films 22 and 18 are etched to expose the LPs 17A and 17B to form second contact holes. Next, a polysilicon layer is deposited to fill the second contact hole, and the polysilicon layer is separated by etching to expose the third interlayer dielectric layer 22 by a CMP process to form storage node contact plugs 23A and 23B.
그러나, 상술한 바와 같이 종래에는 저저항의 TiSi2막을 비트라인과 LP 사이의 계면에만 적용할 뿐 스토리지노드 콘택플러그와 LP 사이에는 이를 적용하지 않는다. 따라서, 고집적화에 대응하는 소자의 빠른 동작속도를 확보하기 위해서는 스토리지노드 콘택플러그와 LP 사이의 계면저항을 낮춰 신호지연 등을 감소시켜야 하므로 저저항의 계면층 형성을 위한 새로운 공정을 적용할 필요가 있다.However, as described above, the low-resistance TiSi 2 film is conventionally applied only at the interface between the bit line and the LP, but not between the storage node contact plug and the LP. Therefore, in order to secure a fast operation speed of devices corresponding to high integration, it is necessary to apply a new process for forming a low-resistance interface layer because the interface resistance between the storage node contact plug and the LP must be reduced to reduce signal delay. .
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 별도의 추가공정 없이 기존 공정을 재구성하여 스토리지노드 콘택플러그와 랜딩플러그 사이에도 저저항의 계면층을 용이하게 이들 사이의 콘택특성을 향상시킬수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, and by reconfiguring the existing process without any additional process, the low-resistance interface layer between the storage node contact plug and the landing plug can be easily contacted therebetween. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of improving the efficiency.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
30 : 반도체 기판 31 : 소자분리막30 semiconductor substrate 31 device isolation film
32 : 게이트 산화막 33 : 게이트 전극32: gate oxide film 33: gate electrode
33A : 도핑된 폴리실리콘막 33B : 텅스텐실리사이드막33A: doped polysilicon film 33B: tungsten silicide film
34 : 하드마스크 35 : 스페이서34: hard mask 35: spacer
36, 40, 43 : 제 1 내지 제 3 층간절연막36, 40, 43: first to third interlayer insulating films
37A, 37B, 37C : 랜딩플러그 38 : 티타늄 박막37A, 37B, 37C: Landing plug 38: Titanium thin film
39A, 39B, 39C : 티타늄실리사이드막39A, 39B, 39C: titanium silicide film
41 : 배리어금속막 42 : 텅스텐막41 barrier metal film 42 tungsten film
44A, 44B : 스토리지노드 콘택플러그44A, 44B: Storage Node Contact Plug
200 : 비트라인200: bit line
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 절연물질에 의해 서로 분리된 랜딩플러그가 형성된 반도체 기판을 준비하는 단계; 랜딩플러그로 불순물이온을 주입하는 단계; 기판 전면 상에 금속박막을 증착하는 단계; 기판을 열처리하여 금속박막과 랜딩플러그를 반응시켜 랜딩플러그 상부에 금속실리사이드막을 형성하는 단계; 미반응된 금속박막을 제거하는 단계; 기판 전면 상에 제 1 층간절연막을 형성하는 단계; 일부 랜딩플러그 상의 금속실리사이드막이 노출되도록 제 1 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 제 1 층간절연막 상에 단일막의 배리어금속막과 텅스텐막으로 이루어지고 제 1 콘택홀을 통하여 노출된 금속실리사이드막과 콘택하는 비트라인을 형성하는 단계; 비트라인을 덮도록 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계; 다른 랜딩플러그 상의 금속실리사이드막이 노출되도록 제 2 및 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 및 제 2 콘택홀에 매립되어 노출된 금속실리사이드막과 콘택하는 스토리지노드 콘택플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention is to prepare a semiconductor substrate having a landing plug separated from each other by an insulating material; Implanting impurity ions into the landing plug; Depositing a metal thin film on the entire surface of the substrate; Heat-treating the substrate to react the metal thin film with the landing plug to form a metal silicide film on the landing plug; Removing the unreacted metal thin film; Forming a first interlayer insulating film on the entire surface of the substrate; Etching the first interlayer insulating layer to expose the metal silicide layer on the some landing plugs to form a first contact hole; Forming a bit line on the first interlayer insulating film, wherein the bit line is formed of a single barrier metal film and a tungsten film and contacts the metal silicide film exposed through the first contact hole; Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the bit line; Etching the second and first interlayer dielectric layers to expose the metal silicide layer on the other landing plugs to form a second contact hole; And forming a storage node contact plug which is buried in the second contact hole and contacts the exposed metal silicide layer.
여기서, 금속박막은 티타늄 박막으로 50 내지 200Å의 두께로 증착하고, 열처리는 600 내지 700℃의 온도에서 급속열처리로 수행한다.Here, the metal thin film is deposited as a titanium thin film with a thickness of 50 to 200 kPa, and the heat treatment is performed by rapid heat treatment at a temperature of 600 to 700 ℃.
또한, 금속박막의 제거는 APM 세정공정으로 수행하는데 여기서, APM 세정공정은 NH4OH : H2O2: H2O ＝ 1 : 1 : 5 용액으로 상온 내지 40℃의 온도에서 수행한다.In addition, the removal of the metal thin film is performed by an APM cleaning process, wherein the APM cleaning process is performed at room temperature to 40 ° C. with NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5 solution.
또한, 배리어금속막은 티타늄질화막으로 이루어지고, 불순물이온은 P 이온이다.The barrier metal film is made of a titanium nitride film, and the impurity ion is P ion.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 소자분리막(31)이 형성된 반도체 기판(30) 상에 게이트 산화막(32), 게이트 전극(33) 및 하드마스크(34)가 순차적으로 적층된 게이트 적층구조를 형성한다. 바람직하게, 게이트 전극(33)은 도핑된 폴리실리콘막(33A)과 텅스텐실리사이드막(33B)이 순차적으로 적층된 막으로 이루어진다. 또한, 게이트 산화막(32)의 두께는 30 내지 100Å이고, 도핑된 폴리실리콘막(33A)의 두께는 500 내지 1000Å이고, 텅스텐실리사이드막(33B)의 두께는 800 내지 1500Å이며, 하드마스크(34)의 두께는 1500 내지 2500Å이다.Referring to FIG. 2A, a gate stacked structure in which the gate oxide layer 32, the gate electrode 33, and the hard mask 34 are sequentially stacked is formed on the semiconductor substrate 30 on which the device isolation layer 31 is formed. Preferably, the gate electrode 33 is a film in which a doped polysilicon film 33A and a tungsten silicide film 33B are sequentially stacked. In addition, the thickness of the gate oxide film 32 is 30 to 100 GPa, the thickness of the doped polysilicon film 33A is 500 to 1000 GPa, the thickness of the tungsten silicide film 33B is 800 to 1500 GPa, and the hard mask 34 is formed. The thickness of is 1500 to 2500 kPa.
도 2b를 참조하면, 게이트 적층구조 및 기판 표면 상에 질화막 스페이서(35)를 형성하고, 스페이서(35) 사이의 공간이 매립되도록 기판 전면 상에 제 1 층간절연막(36)을 증착한 후 CMP 공정을 실시하여 제 1 층간절연막(36)의 표면을 평탄화한다. 그 다음, LPC용 마스크를 이용하여 제 1 층간절연막(36)을 식각하여 스페이서(35) 사이의 기판(30)을 노출시키는 LPC홀을 형성하고, LPC홀이 매립되도록 제 1 층간절연막(36) 상부에 2000 내지 3000Å의 두께로 LPP막(37)을 증착한다. 그 후, CMP 공정에 의해 하드마스크(34)의 표면이 노출되도록 LPP막(37)과 제 1 층간절연막(36)을 식각하여 LPP막(37)을 서로 분리시켜, 도 2c에 도시된 바와 같이, 기판(30)과 콘택하는 LP(37A, 37B, 37C)를 형성한 다음, LP(37A, 37B, 37C)의 콘택 특성 개선을 위하여 LP(37A, 37B, 37C)로 P 이온을 주입한다.Referring to FIG. 2B, the nitride layer spacer 35 is formed on the gate stack structure and the substrate surface, and the first interlayer dielectric layer 36 is deposited on the entire surface of the substrate so that the space between the spacers 35 is filled, followed by a CMP process. Then, the surface of the first interlayer insulating film 36 is planarized. Next, the first interlayer dielectric layer 36 is etched using an LPC mask to form an LPC hole for exposing the substrate 30 between the spacers 35, and the first interlayer dielectric layer 36 is embedded to fill the LPC hole. The LPP film 37 is deposited on the upper surface with a thickness of 2000 to 3000 mm 3. Thereafter, the LPP film 37 and the first interlayer insulating film 36 are etched to expose the surface of the hard mask 34 by the CMP process, thereby separating the LPP film 37 from each other, as shown in FIG. 2C. After forming LPs 37A, 37B and 37C in contact with the substrate 30, P ions are implanted into the LPs 37A, 37B and 37C to improve the contact characteristics of the LPs 37A, 37B and 37C.
도 2d를 참조하면, 기판 전체 표면 상에 50 내지 200Å의 두께로 Ti 박막(38)을 증착하고, 열처리를 수행하여 Ti 박막(38)과 LP(37A, 37B, 37C)를 반응시켜 LP(37A, 37B, 37C) 상부에 C49 상의 티타늄실리사이드(TiSi2)막(39A, 39B, 39C)을 형성한다. 바람직하게, 열처리는 600 내지 700℃의 온도에서 급속열처리 (Rapid Thermal Process; RTP)로 수행한다. 여기서, C49 상의 TiSi2막(39A, 39B, 39C)는 750℃ 이상의 후속 열공정에 의해 최종적으로는 C54 상의 TiSi2막으로 변환된다.Referring to FIG. 2D, a Ti thin film 38 is deposited to a thickness of 50 to 200 μm on the entire surface of the substrate, and heat treatment is performed to react the Ti thin film 38 with the LPs 37A, 37B, and 37C to form LP (37A). And titanium silicide (TiSi 2 ) films 39A, 39B, 39C on C49 are formed on the substrates 37B, 37C. Preferably, the heat treatment is carried out by a rapid thermal process (RTP) at a temperature of 600 to 700 ℃. Here, the TiSi 2 films 39A, 39B, 39C on C49 are finally converted to a TiSi 2 film on C54 by a subsequent thermal process of 750 ° C. or higher.
도 2e를 참조하면, APM 세정공정에 의해 미반응된 Ti 박막(38)을 제거한다. 여기서, APM 세정공정은 NH4OH : H2O2: H2O ＝ 1 : 1 : 5 용액으로 상온 내지 40℃의 온도에서 수행한다. 그 다음, 기판 전면 상에 제 2 층간절연막(40)을 증착하고 CMP 공정에 의해 평탄화한 후, 비트라인콘택용 마스크를 이용하여 일부 LP(37B) 상의 TiSi2막(39B)가 노출되도록 제 2 층간절연막(40)을 식각하여 제 1 콘택홀을 형성한다. 그 다음, 제 1 콘택홀 및 제 2 층간절연막(40) 표면 상에 배리어금속막(41)을 증착하고, 제 1 콘택홀이 매립되도록 배리어금속막(41) 상부에 텅스텐막(42)을 증착한다. 여기서, 배리어금속막은 TiN막으로 300 내지 500Å의 두께로 증착하고, 텅스텐막은 800 내지 1000Å의 두께로 증착한다. 그 후, 비트라인용 마스크를 이용하여 텅스텐막(42)과 배리어금속막(41)을 식각하여 노출된 TiSi2막(39B)과 콘택하는 비트라인(200)을 형성한다.Referring to FIG. 2E, the unreacted Ti thin film 38 is removed by an APM cleaning process. Here, the APM washing process is performed at room temperature to 40 ° C. with NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 1 solution. Then, the second interlayer insulating film 40 is deposited on the entire surface of the substrate and planarized by a CMP process, and then the second TiSi 2 film 39B on some LP 37B is exposed using a bit line contact mask. The interlayer insulating layer 40 is etched to form a first contact hole. Next, a barrier metal film 41 is deposited on the surfaces of the first contact hole and the second interlayer insulating film 40, and a tungsten film 42 is deposited on the barrier metal film 41 to fill the first contact hole. do. Here, the barrier metal film is deposited with a TiN film at a thickness of 300 to 500 GPa, and the tungsten film is deposited with a thickness of 800 to 1000 GPa. Thereafter, the tungsten film 42 and the barrier metal film 41 are etched using the bit line mask to form the bit line 200 in contact with the exposed TiSi 2 film 39B.
도 2f를 참조하면, 비트라인(200)을 덮도록 제 2 층간절연막(40) 상부에 제 3 층간절연막(43)을 증착하고 CMP 공정에 의해 평탄화한 후, 스토리지노드콘택용 마스크를 이용하여 다른 LP(37A, 37B) 상의 TiSi2막(39A, 39B)가 노출되도록 제 3 및 제 2 층간절연막(43, 40)을 식각하여 제 2 콘택홀을 형성한다. 그 다음, 제 2 콘택홀에 매립되도록 3000 내지 3500Å의 두께로 폴리실리콘막을 증착하고, CMP 공정에 의해 제 3 층간절연막(43)이 노출되도록 식각하여 폴리실리콘막을 분리시켜 노출된 TiSi2막(39A, 39C)와 콘택하는 스토리지노드 콘택플러그(43A, 43B)를 형성한다.Referring to FIG. 2F, a third interlayer dielectric layer 43 is deposited on the second interlayer dielectric layer 40 to cover the bit line 200, and is planarized by a CMP process, and then another mask is used by using a storage node contact mask. The third and second interlayer insulating films 43 and 40 are etched to expose the TiSi 2 films 39A and 39B on the LPs 37A and 37B to form second contact holes. Next, a polysilicon film is deposited to a thickness of 3000 to 3500 kV so as to be embedded in the second contact hole, and the third silicon interlayer film 43 is etched to be exposed by the CMP process to separate the polysilicon film, thereby exposing the exposed TiSi 2 film 39A. And storage node contact plugs 43A and 43B in contact with 39C).
상기 실시예에 의하면, 비트라인의 배리어금속막을 종래와 달리 TiN막의 단일막으로 형성하고 LP 형성 후 Ti막을 적용하고 열처리를 수행함하여 LP 상부에 TiSi2막을 모두 형성함으로써, 별도의 추가공정 없이 LP와 비트라인 사이의 계면 뿐만 아니라 LP와 스토리지노드 콘택플러그 사이의 계면에도 저저항의 TiSi2막을 적용할 수 있게 된다. 이에 따라, 스토리지노드 콘택플러그와 LP 사이의 콘택저항이 감소되어 콘택특성이 향상되므로 고집적화에 대응하는 빠른 동작속도를 얻을 수 있게 된다.According to the above embodiment, the barrier metal film of the bit line is formed as a single film of the TiN film, and after the LP is formed, the Ti film is applied and the heat treatment is performed to form both the TiSi 2 films on the LP. Low-resistance TiSi 2 films can be applied not only at the interface between the bit lines, but also at the interface between the LP and the storage node contact plugs. Accordingly, the contact resistance between the storage node contact plug and the LP is reduced, thereby improving contact characteristics, thereby obtaining a fast operation speed corresponding to high integration.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 별도의 추가공정 없이 기존의 증착 및 열처리 공정을 재구성하여 스토리지노드 콘택플러그와 랜딩플러그 사이에도 TiSi2막과 같은 저저항의 계면층을 용이하게 적용할 수 있으므로 이들 사이의 콘택특성을 향상시킬 수 있고, 그 결과 고집적화에 대응하는 빠른 동작속도를 얻을 수 있다.The above-described present invention can easily apply a low-resistance interfacial layer such as a TiSi 2 film between the storage node contact plug and the landing plug by reconfiguring the existing deposition and heat treatment processes without any additional process. As a result, it is possible to obtain a fast operation speed corresponding to high integration.
Claims (9)
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| KR1020030043031A KR20050002985A (en) | 2003-06-30 | 2003-06-30 | Method of manufacturing semiconductor device |
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2003
- 2003-06-30 KR KR1020030043031A patent/KR20050002985A/en not_active Application Discontinuation
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