KR100695497B1 - Method for forming cylindrical capacitor having titanium nitride bottom electrode in semiconductor memory device - Google Patents

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Abstract

본 발명은 TiN 하부전극을 구비한 실린더형 캐패시터 형성 공정 중 희생산화막 제거를 위한 습식 식각 공정에서의 하부 층간절연막의 손실을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극용 TiN막의 접착층으로 적용되는 Ti막을 스퍼터링 IMP(Ionized Metal Plasma) 방식으로 증착한다. 스퍼터링 IMP 증착은 기존의 CVD 방식에 비해 비교적 저온에서 증착이 진행되기 때문에 증착 과정에서 실리사이드화가 진행되는 것을 방지할 수 있어 균일한 Ti 실리사이드막을 얻을 수 있으며, 이에 따라 이후 증착되는 하부전극용 TiN막의 열화를 방지할 수 있다. 한편, 본 발명에서는 전술한 바와 같이 IMP 방식으로 Ti막을 증착한 다음, 같은 방식으로 TiN막을 더 증착한 후에 실리사이드화를 위한 열처리를 수행한다. 이처럼 Ti막 및 TiN막을 연속적으로 증착하게 되면, 열처리시 Ti막 상부를 덮고 있는 TiN막에 의해 보다 균일한 Ti 실리사이드막을 얻을 수 있으며, IMP 증착 방식을 적용할 경우, 희생산화막의 측벽 부분에 Ti막 및 TiN막이 거의 증착되지 않기 때문에 실리사이드화를 위한 열처리후 미반응 물질 제거를 위한 습식 식각 공정을 생략할 수 있다.An object of the present invention is to provide a method of forming a capacitor of a semiconductor device capable of preventing the loss of a lower interlayer dielectric layer in a wet etching process for removing a sacrificial oxide film during a cylindrical capacitor forming process having a TiN lower electrode. In the present invention, a Ti film applied as the adhesive layer of the TiN film for the lower electrode is deposited by sputtering IMP (Ionized Metal Plasma). Since sputtering IMP deposition proceeds at a relatively low temperature compared with the conventional CVD method, it is possible to prevent silicide from progressing in the deposition process, thereby obtaining a uniform Ti silicide film, thereby deteriorating the TiN film for the lower electrode deposited thereafter. Can be prevented. Meanwhile, in the present invention, as described above, the Ti film is deposited by the IMP method, followed by further deposition of the TiN film in the same manner, followed by heat treatment for silicidation. If the Ti film and the TiN film are continuously deposited in this way, a more uniform Ti silicide film can be obtained by the TiN film covering the upper Ti film during the heat treatment, and when the IMP deposition method is applied, the Ti film is formed on the sidewall of the sacrificial oxide film. And since the TiN film is hardly deposited, the wet etching process for removing unreacted material after heat treatment for silicidation may be omitted.

실린더형 캐패시터, TiN 하부전극, 희생산화막, 습식식각, 스퍼터링 IMPCylindrical Capacitor, TiN Bottom Electrode, Sacrificial Oxide, Wet Etch, Sputtering IMP

Description

티타늄나이트라이드 하부전극을 구비한 반도체 메모리 소자의 실린더형 캐패시터 형성방법{METHOD FOR FORMING CYLINDRICAL CAPACITOR HAVING TITANIUM NITRIDE BOTTOM ELECTRODE IN SEMICONDUCTOR MEMORY DEVICE} METHODS FOR FORMING CYLINDRICAL CAPACITOR HAVING TITANIUM NITRIDE BOTTOM ELECTRODE IN SEMICONDUCTOR MEMORY DEVICE}             

도 1은 종래기술에 따라 실린더형 캐패시터의 하부전극이 형성된 DRAM의 단면도.1 is a cross-sectional view of a DRAM having a lower electrode of a cylindrical capacitor according to the prior art.

도 2는 비정상적으로 형성된 Ti 실리사이드막(TiSix)을 나타낸 전자현미경 사진.2 is an electron micrograph showing an abnormally formed Ti silicide layer (TiSix).

도 3은 후속 습식 공정시 케미컬에 의해 손상된 Ti 실리사이드막(TiSix)을 나타낸 전자현미경 사진.Figure 3 is an electron micrograph showing a Ti silicide film (TiSix) damaged by the chemical during the subsequent wet process.

도 4는 식각용액의 침투에 의해 캐패시터 하부의 층간절연막에 큰 보이드가 유발된 반도체 소자의 평면을 나타낸 전자현미경 사진.FIG. 4 is an electron micrograph showing a plane of a semiconductor device in which a large void is caused in an interlayer insulating film under a capacitor due to penetration of an etching solution. FIG.

도 5는 식각용액의 침투에 의해 캐패시터 하부의 층간절연막에 큰 보이드가 유발된 반도체 소자의 단면을 나타낸 전자현미경 사진.FIG. 5 is an electron micrograph showing a cross section of a semiconductor device in which a large void is caused in an interlayer insulating film under a capacitor due to penetration of an etching solution. FIG.

도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도.
6A to 6E are cross-sectional views illustrating a cylindrical capacitor forming process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

43 : 희생산화막43: sacrificial oxide film

44 : Ti막44: Ti film

44a : Ti 실리사이드막44a: Ti silicide film

45 : TiN막45 TiN film

46 : 하부전극용 TiN막
46 TiN film for lower electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor memory device manufacturing process, and more particularly, to a cylindrical capacitor forming process having a titanium nitride (TiN) lower electrode.

DRAM을 비롯한 반도체 메모리 소자 제조 공정 분야에서는 큰 틀에 있어서는 기존의 기술을 이용하면서 더 작은 디자인 룰을 가진 소자를 제작하는 것이 핵심적인 연구 과제라 할 수 있다. 그렇게 해야 저비용으로 많은 칩을 제작하여 생산성을 향상시킬 수 있기 때문이다.In the field of semiconductor memory device manufacturing process including DRAM, it is a key research task to manufacture devices with smaller design rules while using existing technology in a large framework. Doing so can increase the productivity by making many chips at low cost.

따라서, 메모리 셀을 이루는 소자 중 가장 중요한 캐패시터 형성 기술 또한 기존 공정을 대부분 유지하면서 원하는 캐패시턴스를 확보할 수 있는 캐패시터 구조를 구현하는 방향으로 개선되어 왔다. 그 중 한 방향은 고유전율을 가지는 절연 막을 적용하려는 것이며, 다른 한 방향은 캐패시터 하부전극의 표면적을 효과적으로 증대시키는 것이다.Therefore, the most important capacitor formation technology among the elements constituting the memory cell has also been improved in order to implement a capacitor structure capable of securing desired capacitance while maintaining most of the existing processes. One of them is to apply an insulating film having a high dielectric constant, and the other is to effectively increase the surface area of the capacitor lower electrode.

또한, 캐패시터 하부전극의 표면적을 증대시키는 방법으로는 하부전극의 높이를 증대시키는 방법과 하부전극의 양면을 모두 이용하는 방법이 있는데, 후자는 통상 실린더형 캐패시터라 불리는 구조를 형성하는 것이라 하겠다.In addition, as a method of increasing the surface area of the capacitor lower electrode, there is a method of increasing the height of the lower electrode and using both sides of the lower electrode. The latter is to form a structure commonly called a cylindrical capacitor.

한편, 종래에는 캐패시터 상/하부전극 재료로서 도핑된 폴리실리콘막을 사용하여 왔다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 특히 하부전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스의 저하 문제가 따랐다.On the other hand, conventionally, a doped polysilicon film has been used as the capacitor upper / lower electrode material. However, when the doped polysilicon film is used, there is a problem in that the thermal budget of the lower layer is increased because a thermal process of 600 ° C. or higher is required. In particular, when the polysilicon film doped with the lower electrode is applied, There was a problem of lowering capacitance caused by silicon depletion.

이에 캐패시터 전극 재료로서 금속을 적용하는 기술에 대한 연구가 진행 중에 있으며, 현재 양산 중인 DRAM에는 특히 티타늄나이트라이드(TiN)를 하부전극 재료로 사용하는 실린더형 캐패시터가 적용되고 있다.Accordingly, research into a technology of applying a metal as a capacitor electrode material is underway, and a cylindrical capacitor using titanium nitride (TiN) as a lower electrode material is applied to a DRAM in mass production.

도 1은 종래기술에 따라 실린더형 캐패시터의 하부전극이 형성된 DRAM의 단면도이다.1 is a cross-sectional view of a DRAM in which a lower electrode of a cylindrical capacitor is formed according to the prior art.

이하, 도 1을 참조하여 종래기술에 따른 실린더형 캐패시터 형성 공정을 설명한다.Hereinafter, a cylindrical capacitor forming process according to the prior art will be described with reference to FIG. 1.

종래의 실린더형 캐패시터 형성 공정은, 우선 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(13)을 성장시킨다. In the conventional cylindrical capacitor forming process, the device isolation film 11 is first formed on the silicon substrate 10 to define an active region, and the gate oxide film 13 is grown on the surface of the active region.                         

다음으로, 게이트 산화막(13)이 형성된 전체 구조 상부에 게이트 전극용 전도막(14) 및 하드마스크 질화막(15)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다.Next, the gate electrode conductive layer 14 and the hard mask nitride layer 15 are deposited on the entire structure on which the gate oxide layer 13 is formed, and the gate electrode pattern is formed through a photolithography and an etching process using a gate electrode mask. do.

이어서, 노출된 활성영역에 저농도 소오스/드레인 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 스페이서 질화막(16)을 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '12'는 소오스/드레인을 나타낸다.Subsequently, a low concentration source / drain ion implantation is performed in the exposed active region, a spacer nitride film 16 is formed on the sidewall of the gate electrode pattern, and then a high concentration source / drain ion implantation is performed. The source / drain ion implantation process is performed twice through a separate mask process to form a PMOS transistor and an NMOS transistor, and '12' denotes a source / drain.

계속하여, 전체 구조 상부에 층간절연막(17)을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막(15)가 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(18)을 형성한다.Subsequently, the interlayer insulating layer 17 is deposited on the entire structure, the landing plug contact forming region is opened through a photo and etching process using a T-shaped or I-shaped landing plug contact mask, and then a polysilicon film is formed on the entire structure. After the deposition, the polysilicon layer is planarized to expose the hard mask nitride layer 15 through the CMP process to form the landing plug contact 18.

다음으로, 전체 구조 상부에 층간절연막(19)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(도시되지 않음)을 형성한다.Next, the interlayer insulating layer 19 is deposited on the entire structure, and bit line contact holes are formed through a photolithography and etching process using a bit line contact mask, and then bit line contacts and bit lines (not shown) are formed. do.

다음으로, 다시 전체 구조 상부에 층간절연막(20)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(21)를 형성한다.Next, the interlayer insulating layer 20 is again deposited on the entire structure, a lower electrode contact hole is formed through a photolithography and an etching process using a lower electrode contact mask, and the lower electrode contact plug 21 is formed using a polysilicon layer. Form.

이어서, 전체 구조 상부에 식각정지막으로서 질화막(23)을 증착한 다음, 그 상부에 희생산화막(도시되지 않음)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막 및 질화막(23)을 선택적으로 제거한다.Subsequently, the nitride film 23 is deposited as an etch stop film on the entire structure, and then a sacrificial oxide film (not shown) is deposited on the upper portion to a thickness corresponding to a desired capacitor height, and the photo and etching using the mask for the lower electrode is performed. The sacrificial oxide film and the nitride film 23 in the region where the lower electrode is to be formed are selectively removed through the process.

계속하여, 전체 구조 표면을 따라 CVD 방식으로 Ti막을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(21) 표면에 Ti 실리사이드막(22)을 형성한 다음, 희생산화막의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거한다.Subsequently, a Ti film is deposited by CVD along the entire structure surface, and a heat treatment is performed to form a Ti silicide film 22 on the lower electrode contact plug 21, and then remaining on the sidewalls and the top of the sacrificial oxide film. The reaction Ti film is removed.

다음으로, 전체 구조 표면을 따라 하부전극용 TiN막(24)을 증착하고, CMP 공정 또는 전면 에치백 공정을 통해 하부전극용 TiN막(24)을 단위 하부전극 별로 분리한 다음, 노출된 희생산화막을 습식 식각을 통해 제거한다.Next, the TiN film 24 for the lower electrode is deposited along the entire structure surface, the TiN film 24 for the lower electrode is separated for each unit lower electrode through a CMP process or an entire etch back process, and then the exposed sacrificial oxide film is exposed. Is removed by wet etching.

이러한 과정을 통해 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막 증착 및 상부전극용 전도막 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다. Through this process, the lower electrode of the capacitor is formed, and then the capacitor formation process is completed by performing a conventional dielectric thin film deposition and a conductive film deposition process for the upper electrode.

그런데, 전술한 캐패시터 형성 공정 중 Ti막을 CVD 방식으로 증착하는 과정에서, CVD 증착 방식 자체의 고온 분위기(600∼750℃)에 의해 증착 중에 실리사이드화가 진행되어 열처리 후 최종적으로 형성된 Ti 실리사이드막(22)의 상태가 매우 불균일하게 나타난다. 도 2는 비정상적으로 형성된 Ti 실리사이드막(TiSix)을 나타낸 전자현미경 사진이다. 디자인 룰이 극히 미세한 상황에서 이처럼 Ti 실리사이드막이 불균일하게 형성되면 Ti 실리사이드막 자체가 후속 습식 공정시 케미컬에 의해 손상되기 쉬우며, 후속 하부전극용 TiN막(24) 증착시 TiN막의 열화(미세 크랙 발생 등)를 유발하게 된다. 도 3은 후속 습식 공정시 케미컬에 의해 손상된 Ti 실 리사이드막(TiSix)을 나타낸 전자현미경 사진이다.However, in the process of depositing the Ti film by the CVD method during the above-described capacitor formation process, the silicidation is progressed during deposition by the high temperature atmosphere (600 to 750 ° C.) of the CVD deposition method itself, and finally the Ti silicide film 22 formed after the heat treatment. The condition of is very uneven. 2 is an electron micrograph showing an abnormally formed Ti silicide layer (TiSix). If the Ti silicide film is formed non-uniformly under extremely fine design rules, the Ti silicide film itself is easily damaged by chemical during the subsequent wet process, and the TiN film deteriorates when the TiN film 24 for the subsequent lower electrode is deposited. Etc.). FIG. 3 is an electron micrograph showing a Ti silicide film (TiSix) damaged by chemical during a subsequent wet process.

한편, 이처럼 하부전극용 TiN막(22)이 열화되면, 캐패시터의 하부전극 형성을 위한 희생산화막을 제거하기 위한 습식 식각 공정을 진행하는 과정에서, 식각용액으로 사용된 불산용액 또는 BOE 용액(NH4F, HF 혼합용액)이 하부전극용 TiN막(22)의 미세 크랙을 통해 캐패시터 하부구조로 침투하는 현상이 유발되고 있다.On the other hand, when the lower electrode TiN film 22 is deteriorated in this way, in the process of performing a wet etching process for removing the sacrificial oxide film for forming the lower electrode of the capacitor, a hydrofluoric acid solution or BOE solution used as an etching solution (NH 4 F, HF mixed solution) is caused to penetrate into the capacitor substructure through the fine crack of the TiN film 22 for the lower electrode.

이와 같이 식각용액이 캐패시터 하부구조로 침투하게 되면, 하부의 층간절연막(19, 20)에 큰 보이드를 유발하여 소자의 전기적 특성을 열화시키고, 심할 경우 페일을 유발하여 수율을 떨어뜨리는 요인이 되고 있다.As such, when the etching solution penetrates into the capacitor substructure, a large void is caused in the lower interlayer insulating layers 19 and 20 to deteriorate the electrical characteristics of the device, and in some cases, failing to cause a drop in yield. .

도 4 및 도 5는 각각 식각용액의 침투에 의해 캐패시터 하부의 층간절연막에 큰 보이드가 유발된 반도체 소자의 평면 및 단면을 나타낸 전자현미경 사진이다.
4 and 5 are electron micrographs showing planes and cross-sections of semiconductor devices in which a large void is caused in the interlayer insulating film under the capacitor due to the penetration of the etching solution.

본 발명은 상기과 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, TiN 하부전극을 구비한 실린더형 캐패시터 형성 공정 중 희생산화막 제거를 위한 습식 식각 공정에서의 하부 층간절연막의 손실을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, a semiconductor capable of preventing the loss of the lower interlayer insulating film in the wet etching process for removing the sacrificial oxide film during the formation of the cylindrical capacitor with TiN lower electrode. It is an object of the present invention to provide a method for forming a capacitor of a device.

상기의 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층 공정을 마치고 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 희생산화막을 형성하는 단계; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계; 상기 희생산화막이 선택적으로 제거된 기판에 대해 스퍼터링 IMP 방식으로 티타늄막을 증착하는 단계; 열처리를 수행하여 상기 하부전극 콘택용 폴리실리콘 플러그 표면 부분에 티타늄 실리사이드막을 형성하는 단계; 상기 티타늄 실리사이드막이 형성된 기판 표면을 따라 하부전극용 티타늄나이트라이드막을 형성하는 단계; 상기 희생산화막 상부에 존재하는 상기 하부전극용 티타늄나이트라이드막 및 상기 티타늄막을 제거하는 단계; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및 상기 희생산화막이 제거된 기판 전체 구조 상부에 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법이 제공된다.According to an aspect of the present invention for achieving the above object, a step of forming a sacrificial oxide film on the substrate on which the polysilicon plug for the lower electrode contact is formed after the predetermined lower layer process; Selectively removing the sacrificial oxide film in a region where a lower electrode is to be formed; Depositing a titanium film on a substrate from which the sacrificial oxide film has been selectively removed by sputtering IMP; Performing a heat treatment to form a titanium silicide film on a surface portion of the polysilicon plug for the lower electrode contact; Forming a titanium nitride film for a lower electrode along a surface of the substrate on which the titanium silicide film is formed; Removing the titanium nitride film and the titanium film for the lower electrode existing on the sacrificial oxide film; Removing the sacrificial oxide layer through a wet etching process; And forming a dielectric thin film and a conductive film for the upper electrode on the entire structure of the substrate from which the sacrificial oxide film is removed.

여기서, 상기 티타늄막은 20∼60Å 두께로 증착하는 것이 바람직하다.Here, the titanium film is preferably deposited to a thickness of 20 ~ 60Å.

또한, 상기 하부전극용 티타늄나이트라이드막은 화학기상증착 방식 또는 원자층증착 방식을 적용하여 200∼450Å 두께로 증착하는 것이 바람직하다.In addition, the titanium nitride film for the lower electrode is preferably deposited to a thickness of 200 ~ 450Å by applying a chemical vapor deposition method or an atomic layer deposition method.

한편, 본 발명의 다른 측면에 따르면, 소정의 하부층 공정을 마치고 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 희생산화막을 형성하는 단계; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계; 상기 희생산화막이 선택적으로 제거된 기판에 대해 스퍼터링 IMP 방식으로 티타늄막을 증착하는 단계; 상기 티타늄막이 증착된 기판에 대해 스퍼터링 IMP 방식으로 제1 티 타늄나이트라이드막을 증착하는 단계; 열처리를 수행하여 상기 하부전극 콘택용 폴리실리콘 플러그 표면 부분에 티타늄 실리사이드막을 형성하는 단계; 상기 티타늄 실리사이드막이 형성된 기판 표면을 따라 하부전극용 제2 티타늄나이트라이드막을 형성하는 단계; 상기 희생산화막 상부에 존재하는 상기 하부전극용 제2 티타늄나이트라이드막, 상기 제1 티타늄나이트라이드막, 상기 티타늄막을 제거하는 단계; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및 상기 희생산화막이 제거된 기판 전체 구조 상부에 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법이 제공된다.On the other hand, according to another aspect of the present invention, the step of forming a sacrificial oxide film on the substrate on which the polysilicon plug for the lower electrode contact is completed after the predetermined lower layer process; Selectively removing the sacrificial oxide film in a region where a lower electrode is to be formed; Depositing a titanium film on a substrate from which the sacrificial oxide film has been selectively removed by sputtering IMP; Depositing a first titanium nitride film on a substrate on which the titanium film is deposited by sputtering IMP; Performing a heat treatment to form a titanium silicide film on a surface portion of the polysilicon plug for the lower electrode contact; Forming a second titanium nitride film for a lower electrode along a surface of the substrate on which the titanium silicide film is formed; Removing the second titanium nitride film, the first titanium nitride film, and the titanium film on the sacrificial oxide film; Removing the sacrificial oxide layer through a wet etching process; And forming a dielectric thin film and a conductive film for the upper electrode on the entire structure of the substrate from which the sacrificial oxide film is removed.

여기서, 상기 티타늄막은 20∼60Å 두께로 증착하는 것이 바람직하다.Here, the titanium film is preferably deposited to a thickness of 20 ~ 60Å.

또한, 상기 제1 티타늄나이트라이드막은 30∼150Å 두께로 증착하고, 상기 하부전극용 제2 티타늄나이트라이드막은 화학기상증착 방식 또는 원자층증착 방식을 적용하여 200∼450Å 두께로 증착하는 것이 바람직하다.The first titanium nitride film may be deposited to a thickness of 30 to 150 kPa, and the second titanium nitride film for the lower electrode may be deposited to a thickness of 200 to 450 kPa by applying a chemical vapor deposition method or an atomic layer deposition method.

본 발명에서는 하부전극용 TiN막의 접착층으로 적용되는 Ti막을 스퍼터링 IMP(Ionized Metal Plasma) 방식으로 증착한다. 스퍼터링 IMP 증착은 기존의 CVD 방식에 비해 비교적 저온에서 증착이 진행되기 때문에 증착 과정에서 실리사이드화가 진행되는 것을 방지할 수 있어 균일한 Ti 실리사이드막을 얻을 수 있으며, 이에 따라 이후 증착되는 하부전극용 TiN막의 열화를 방지할 수 있다. 한편, 본 발명에서는 전술한 바와 같이 IMP 방식으로 Ti막을 증착한 다음, 같은 방식으로 TiN막을 더 증착한 후에 실리사이드화를 위한 열처리를 수행한다. 이처럼 Ti막 및 TiN막을 연속적으로 증착하게 되면, 열처리시 Ti막 상부를 덮고 있는 TiN막에 의해 보다 균 일한 Ti 실리사이드막을 얻을 수 있으며, IMP 증착 방식을 적용할 경우, 희생산화막의 측벽 부분에 Ti막 및 TiN막이 거의 증착되지 않기 때문에 실리사이드화를 위한 열처리후 미반응 물질 제거를 위한 습식 식각 공정을 생략할 수 있다.
In the present invention, a Ti film applied as the adhesive layer of the TiN film for the lower electrode is deposited by sputtering IMP (Ionized Metal Plasma). Since sputtering IMP deposition proceeds at a relatively low temperature compared with the conventional CVD method, it is possible to prevent silicide from progressing in the deposition process, thereby obtaining a uniform Ti silicide film, thereby deteriorating the TiN film for the lower electrode deposited thereafter. Can be prevented. Meanwhile, in the present invention, as described above, the Ti film is deposited by the IMP method, followed by further deposition of the TiN film in the same manner, followed by heat treatment for silicidation. If the Ti film and the TiN film are continuously deposited in this way, a more uniform Ti silicide film can be obtained by the TiN film covering the top of the Ti film during the heat treatment, and when the IMP deposition method is applied, the Ti film is formed on the sidewall portion of the sacrificial oxide film. And since the TiN film is hardly deposited, the wet etching process for removing unreacted material after heat treatment for silicidation may be omitted.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도이다.6A through 6E are cross-sectional views illustrating a process of forming a cylindrical capacitor according to an embodiment of the present invention.

본 실시예에 따른 실린더형 캐패시터 형성 공정은 우선, 도 6a에 도시된 바와 같이 캐패시터 하부구조를 형성한다. 이 공정을 보다 자세히 살펴보면, 먼저 실리콘 기판(30) 상에 소자분리막(31)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(33)을 성장시킨다. 다음으로, 게이트 산화막(33)이 형성된 전체 구조 상부에 게이트 전극용 전도막(34) 및 하드마스크 질화막(35)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다. 이어서, 노출된 활성영역에 저농도 소오스/드레인 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 스페이서 질화막(36)을 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '32'는 소오스/드레인을 나타낸다. 계속하여, 전체 구조 상부에 층간절연막(37)을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막(35)가 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(38)을 형성한다. 다음으로, 전체 구조 상부에 층간절연막(39)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(도시되지 않음)을 형성한다. 이어서, 다시 전체 구조 상부에 층간절연막(40)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(41)를 형성한다.In the cylindrical capacitor forming process according to the present embodiment, first, as shown in FIG. 6A, a capacitor substructure is formed. Looking at this process in more detail, first, the device isolation layer 31 is formed on the silicon substrate 30 to define an active region, and the gate oxide layer 33 is grown on the surface of the active region. Next, the gate electrode conductive layer 34 and the hard mask nitride layer 35 are deposited on the entire structure on which the gate oxide layer 33 is formed, and the gate electrode pattern is formed through a photolithography and an etching process using a gate electrode mask. do. Subsequently, low concentration source / drain ion implantation is performed in the exposed active region, and a spacer nitride film 36 is formed on the sidewall of the gate electrode pattern, and then high concentration source / drain ion implantation is performed. The source / drain ion implantation process is performed twice through a separate mask process to form the PMOS transistor and the NMOS transistor, and '32' denotes a source / drain. Subsequently, an interlayer insulating film 37 is deposited on the entire structure, the landing plug contact forming region is opened through a photolithography and an etching process using a T-shaped or I-shaped landing plug contact mask, and then a polysilicon film is formed on the entire structure. After the deposition, the polysilicon layer is planarized to expose the hard mask nitride layer 35 through the CMP process to form the landing plug contact 38. Next, an interlayer insulating layer 39 is deposited on the entire structure, and bit line contact holes are formed through a photolithography and etching process using a bit line contact mask, and then bit line contacts and bit lines (not shown) are formed. do. Subsequently, the interlayer insulating layer 40 is again deposited on the entire structure, a lower electrode contact hole is formed through a photolithography and an etching process using a lower electrode contact mask, and a lower electrode contact plug 41 is formed using a polysilicon layer. do.

다음으로, 도 6b에 도시된 바와 같이 전체 구조 상부에 식각정지막으로서 질화막(42)을 증착한 다음, 그 상부에 희생산화막(43)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(43) 및 질화막(20)을 선택적으로 제거한다.Next, as illustrated in FIG. 6B, a nitride film 42 is deposited as an etch stop film on the entire structure, and then a sacrificial oxide film 43 is deposited thereon to a thickness corresponding to a desired capacitor height, and the lower electrode is deposited. The sacrificial oxide film 43 and the nitride film 20 in the region where the lower electrode is to be formed are selectively removed through a photo and etching process using a mask.

계속하여, 도 6c에 도시된 바와 같이 전체 구조 표면을 따라 스퍼터링 IMP 방식으로 Ti막(44) 및 TiN막(45)을 연속적으로 증착한다. 이때, Ti막은 20∼60Å 두께로, TiN막(45)은 30∼150Å 두께로 증착하는 것이 바람직하며, 스퍼터링 IMP 방식의 특성 상 희생산화막(43)의 측벽에는 Ti막(44) 및 TiN막(45)이 거의 증착되지 않는다.Subsequently, as shown in FIG. 6C, the Ti film 44 and the TiN film 45 are successively deposited along the entire structure surface by the sputtering IMP method. At this time, the Ti film is preferably 20-60 GPa thick, and the TiN film 45 is preferably 30-150 GPa thick. On the sidewalls of the sacrificial oxide film 43, the Ti film 44 and the TiN film ( 45) is hardly deposited.

이어서, 도 6d에 도시된 바와 같이 급속 열처리를 실시하여 하부전극 콘택 플러그(41) 표면 부분에 Ti 실리사이드막(44a)을 형성한 다음, 전체 구조 표면을 따라 하부전극용 TiN막(46)을 증착한다. 이때, 하부전극용 TiN막(46)은 CVD 방식, ALD 방식 등을 적용하여 200∼450Å 두께로 증착하는 것이 바람직하다.Subsequently, as shown in FIG. 6D, rapid heat treatment is performed to form a Ti silicide film 44a on the surface portion of the lower electrode contact plug 41, and then, a TiN film 46 for lower electrode is deposited along the entire structure surface. do. At this time, the lower electrode TiN film 46 is preferably deposited to a thickness of 200 ~ 450∼ by applying a CVD method, an ALD method and the like.

계속하여, 도 6e에 도시된 바와 같이 CMP 공정 또는 전면 에치백 공정을 통해 희생산화막(43) 상부에 존재하는 하부전극용 TiN막(46), TiN막(45), Ti막(44)을 제거하여 단위 하부전극 별로 분리한 다음, 노출된 희생산화막(43)을 습식 식각을 통해 제거한다.Subsequently, as shown in FIG. 6E, the TiN film 46, the TiN film 45, and the Ti film 44 for the lower electrode existing on the sacrificial oxide film 43 are removed through the CMP process or the entire etch back process. After the separation by unit lower electrode, the exposed sacrificial oxide film 43 is removed by wet etching.

이러한 과정을 통해 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막 증착 및 상부전극용 전도막 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.Through this process, the lower electrode of the capacitor is formed, and then the capacitor formation process is completed by performing a conventional dielectric thin film deposition and a conductive film deposition process for the upper electrode.

상기와 같은 공정을 진행하여 TiN 하부전극을 구비한 실린더형 캐패시터를 형성하는 경우, 상대적으로 저온 공정(250∼400℃)이 가능한 스퍼터링 IMP 증착을 통해 Ti막(44)을 증착하기 때문에 증착 과정에서 실리사이드화가 진행되는 것을 방지할 수 있어 균일한 Ti 실리사이드막(44a)을 얻을 수 있다. 따라서, 이후 증착되는 하부전극용 TiN막(46)의 열화를 방지할 수 있게 되고, 이에 따라 희생산화막(43)을 제거하기 위한 습식 식각 공정시 식각용액(BOE 용액, 불산 용액 등)에 의한 하부의 층간절연막(39, 40)의 손실을 방지할 수 있다.In the case of forming a cylindrical capacitor having a TiN lower electrode by the above process, since the Ti film 44 is deposited through sputtering IMP deposition, which is relatively low temperature process (250-400 ° C.), the deposition process is performed. Silicide formation can be prevented from progressing, and a uniform Ti silicide film 44a can be obtained. Therefore, it is possible to prevent the deterioration of the TiN film 46 for the lower electrode deposited thereafter, and thus, the lower portion due to the etching solution (BOE solution, hydrofluoric acid solution, etc.) during the wet etching process for removing the sacrificial oxide film 43. The loss of the interlayer insulating films 39 and 40 can be prevented.

한편, Ti막(44) 상에 IMP 방식으로 증착된 TiN막(45)은 후속 실리사이드화를 위한 열처리시 보다 균일한 Ti 실리사이드막(44a)을 얻을 수 있도록 하며, IMP 증착 방식을 적용할 경우 희생산화막의 측벽 부분에 Ti막 및 TiN막이 거의 증착되지 않기 때문에 실리사이드화를 위한 열처리후 미반응 물질 제거를 위한 습식 식각 공 정을 생략할 수 있어 케미컬에 의한 Ti 실리사이드막(44a)의 손상을 방지할 수 있다.
On the other hand, the TiN film 45 deposited on the Ti film 44 by the IMP method can obtain a more uniform Ti silicide film 44a during heat treatment for subsequent silicide formation, and sacrifices when the IMP deposition method is applied. Since the Ti film and the TiN film are hardly deposited on the sidewalls of the oxide film, the wet etching process for removing unreacted materials after heat treatment for silicidation can be omitted, thereby preventing damage to the Ti silicide film 44a by chemicals. Can be.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 소개한 하부전극용 TiN막 증착 이전의 기반 공정들은 소자의 종류 및 공정 선택에 따라 달라질 수 있다.
For example, the base processes before the TiN film deposition for the lower electrode introduced in the above-described embodiments may vary depending on the type of device and the process selection.

전술한 본 발명은 TiN 하부전극을 구비한 실린더형 캐패시터 형성 공정 중 희생절연막 제거를 위한 습식 식각 공정에서의 하부 층간절연막의 손실을 방지할 수 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다. 또한, 본 발명은 Ti 실리사이드 형성을 위한 열처리 후 희생산화막 측벽의 미반응 Ti막을 제거하기 위한 습식식각 공정을 생략할 수 있어 공정 단순화에 기여한다.
The present invention described above can prevent the loss of the lower interlayer insulating film in the wet etching process for removing the sacrificial insulating film during the formation of the cylindrical capacitor with the TiN lower electrode, thereby improving the reliability and yield of the semiconductor device. There is. In addition, the present invention can omit the wet etching process for removing the unreacted Ti film on the sidewall of the sacrificial oxide film after the heat treatment for forming the Ti silicide, thereby contributing to the process simplification.

Claims (7)

소정의 하부층 공정을 마치고 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 희생산화막을 형성하는 단계;Forming a sacrificial oxide film on the substrate on which the polysilicon plug for lower electrode contacts is formed after finishing a predetermined lower layer process; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계;Selectively removing the sacrificial oxide film in a region where a lower electrode is to be formed; 상기 희생산화막이 선택적으로 제거된 기판에 대해 스퍼터링 IMP 방식으로 티타늄막을 증착하는 단계;Depositing a titanium film on a substrate from which the sacrificial oxide film has been selectively removed by sputtering IMP; 열처리를 수행하여 상기 하부전극 콘택용 폴리실리콘 플러그 표면 부분에 티타늄 실리사이드막을 형성하는 단계;Performing a heat treatment to form a titanium silicide film on a surface portion of the polysilicon plug for the lower electrode contact; 상기 티타늄 실리사이드막이 형성된 기판 표면을 따라 하부전극용 티타늄나이트라이드막을 형성하는 단계;Forming a titanium nitride film for a lower electrode along a surface of the substrate on which the titanium silicide film is formed; 상기 희생산화막 상부에 존재하는 상기 하부전극용 티타늄나이트라이드막 및 상기 티타늄막을 제거하는 단계;Removing the titanium nitride film and the titanium film for the lower electrode existing on the sacrificial oxide film; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및Removing the sacrificial oxide layer through a wet etching process; And 상기 희생산화막이 제거된 기판 전체 구조 상부에 유전체 박막 및 상부전극용 전도막을 형성하는 단계Forming a conductive film for the dielectric thin film and the upper electrode on the entire structure of the substrate from which the sacrificial oxide film is removed; 를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법.Cylindrical capacitor forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 티타늄막은 20∼60Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.The titanium film is a cylindrical capacitor forming method of a semiconductor device, characterized in that to deposit a thickness of 20 ~ 60Å. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 하부전극용 티타늄나이트라이드막은 화학기상증착 방식 또는 원자층증착 방식을 적용하여 200∼450Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.The titanium nitride film for the lower electrode is a cylindrical capacitor forming method of the semiconductor device, characterized in that the deposition by applying a chemical vapor deposition method or atomic layer deposition method to a thickness of 200 ~ 450Å. 소정의 하부층 공정을 마치고 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 희생산화막을 형성하는 단계;Forming a sacrificial oxide film on the substrate on which the polysilicon plug for lower electrode contacts is formed after finishing a predetermined lower layer process; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계;Selectively removing the sacrificial oxide film in a region where a lower electrode is to be formed; 상기 희생산화막이 선택적으로 제거된 기판에 대해 스퍼터링 IMP 방식으로 티타늄막을 증착하는 단계;Depositing a titanium film on a substrate from which the sacrificial oxide film has been selectively removed by sputtering IMP; 상기 티타늄막이 증착된 기판에 대해 스퍼터링 IMP 방식으로 제1 티타늄나이트라이드막을 증착하는 단계;Depositing a first titanium nitride film on a substrate on which the titanium film is deposited by sputtering IMP; 열처리를 수행하여 상기 하부전극 콘택용 폴리실리콘 플러그 표면 부분에 티타늄 실리사이드막을 형성하는 단계;Performing a heat treatment to form a titanium silicide film on a surface portion of the polysilicon plug for the lower electrode contact; 상기 티타늄 실리사이드막이 형성된 기판 표면을 따라 하부전극용 제2 티타 늄나이트라이드막을 형성하는 단계;Forming a second titanium nitride film for a lower electrode along a surface of the substrate on which the titanium silicide film is formed; 상기 희생산화막 상부에 존재하는 상기 하부전극용 제2 티타늄나이트라이드막, 상기 제1 티타늄나이트라이드막, 상기 티타늄막을 제거하는 단계;Removing the second titanium nitride film, the first titanium nitride film, and the titanium film on the sacrificial oxide film; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및Removing the sacrificial oxide layer through a wet etching process; And 상기 희생산화막이 제거된 기판 전체 구조 상부에 유전체 박막 및 상부전극용 전도막을 형성하는 단계Forming a conductive film for the dielectric thin film and the upper electrode on the entire structure of the substrate from which the sacrificial oxide film is removed; 를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법.Cylindrical capacitor forming method of a semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 티타늄막은 20∼60Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.The titanium film is a cylindrical capacitor forming method of a semiconductor device, characterized in that to deposit a thickness of 20 ~ 60Å. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 제1 티타늄나이트라이드막은 30∼150Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.And the first titanium nitride film is deposited to a thickness of 30 to 150 kHz. 제6항에 있어서,The method of claim 6, 상기 하부전극용 제2 티타늄나이트라이드막은 화학기상증착 방식 또는 원자층증착 방식을 적용하여 200∼450Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.The second titanium nitride film for the lower electrode is a cylindrical capacitor forming method of the semiconductor device, characterized in that the deposition by applying a chemical vapor deposition method or atomic layer deposition method to a thickness of 200 ~ 450Å.
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