KR100564120B1 - Method for manufacturing butting contact of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트와 엑티브 영역을 연결하는 버팅 콘택(Butting Contact)을 형성하는 방법에 관한 것으로서, 기판(10)과 게이트 전극(20)의 표면에 캡 산화막(30)을 형성하는 단계와, 캡 산화막(30) 위에는 박막의 질화막(41)과 질화막보다 두껍게 산화막(42)을 증착하는 단계와, 질화막(41)과 산화막(42)을 식각하여 게이트 전극(20)의 측면에 이중 구조의 스페이서(40)를 형성하는 단계와, 그 결과물을 HF 용액에 담가 스페이서 산화막(42)을 제거하는 단계와, 게이트 전극(20)의 상면에 금속 실리사이드막(50)을 형성하는 단계와, 그 위에 층간절연막(70)을 적층하고, 게이트 전극(20)의 일부만이 노출되도록 식각하여 버팅 콘택홀(80)을 형성하는 단계로 이루어진다. 본 발명에 의하면, 버팅 콘택홀(80)의 식각 공정이 완료된 후, 버팅 콘택홀(80) 내부에는 스페이서(40)를 이루는 질화막(41)과 산화막(42)이 모두 제거되므로, 깨끗한 버팅 콘택홀(80)을 형성할 수 있으며, 그에 따라 버팅 콘택 형성 시 게이트 전극과 엑티브 영역의 넓은 접촉면적을 구현할 수 있다.The present invention relates to a method of forming a butt contact connecting a gate and an active region of a semiconductor device, the method comprising: forming a cap oxide film 30 on a surface of a substrate 10 and a gate electrode 20; On the cap oxide film 30, the oxide film 42 is deposited to be thicker than the thin film nitride film 41 and the nitride film, and the nitride film 41 and the oxide film 42 are etched to form a double structure on the side of the gate electrode 20. Forming a spacer 40, immersing the resultant in an HF solution to remove the spacer oxide film 42, forming a metal silicide film 50 on the upper surface of the gate electrode 20, and The interlayer insulating layer 70 may be stacked, and a butting contact hole 80 may be formed by etching the exposed portion of the gate electrode 20. According to the present invention, after the etching process of the butting contact hole 80 is completed, both the nitride film 41 and the oxide film 42 constituting the spacer 40 are removed inside the butting contact hole 80, thereby making a clean butting contact hole. 80 may be formed, thereby realizing a large contact area between the gate electrode and the active region when forming the butting contact.

반도체, 게이트, 스페이서, 버팅(butting), 콘택(contact)Semiconductors, Gates, Spacers, Butting, Contacts

Description

반도체 소자의 버팅 콘택 형성방법{Method for manufacturing butting contact of semiconductor device} Method for forming butt contact of semiconductor device {Method for manufacturing butting contact of semiconductor device}             

도 1a 내지 도 1d는 종래의 버팅 콘택 형성방법을 공정순서에 따라 나타낸 도면.1A to 1D are views illustrating a conventional butting contact forming method according to a process sequence.

도 2a 내지 도 2f는 본 발명에 따른 버팅 콘택 형성방법을 공정순서에 따라 나타낸 도면.Figure 2a to 2f is a view showing a butting contact forming method according to the present invention in a process sequence.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 기판 20 : 게이트 전극10 substrate 20 gate electrode

30 : 캡 산화막 40 : 스페이서30 cap oxide film 40 spacer

41 : 질화막 42 : 산화막41 nitride film 42 oxide film

50 : 금속 실리사이드막 60 : PMD 라이너50 metal silicide film 60 PMD liner

70 : 층간절연막(PMD) 80 : 버팅 콘택홀 70: interlayer insulating film (PMD) 80: butting contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 게이트와 엑티브 영역(Moat)을 연결시켜 주는 버팅 콘택(Butting Contact) 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a butt contact that connects a gate and an active region.

일반적으로 반도체 소자의 게이트 및 드레인에서 동시에 입력 신호가 요구되는 회로에서 버팅 콘택이 사용된다.In general, butting contacts are used in circuits where input signals are simultaneously required at the gate and drain of a semiconductor device.

종래의 버팅 콘택 형성방법을 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.A conventional butting contact forming method will be described below with reference to FIGS. 1A to 1D.

먼저, 도 1a에 도시된 바와 같이, 폴리실리콘의 게이트 전극(2)이 형성된 반도체 기판(1) 상에, 이온주입에 따른 손상(Implant damage)을 완화시키고 사이드월(Side Wall) 식각시의 마진(Margin) 확보를 위해 캡 산화막(Cap Oxide)(3)을 대략 150Å 정도의 두께로 증착한다.First, as shown in FIG. 1A, on the semiconductor substrate 1 on which the gate electrode 2 of polysilicon is formed, the damage caused by ion implantation is alleviated and the margin during side wall etching is performed. In order to secure the margin, a cap oxide film 3 is deposited to a thickness of about 150 GPa.

다음으로, 도 1b에 도시된 바와 같이, 갭 산화막(3) 위에 질화막(4)을 대략 800Å의 두께로 증착한 다음, 도 1c에 도시된 바와 같이, 질화막(4)을 식각하여 사이드월 스페이서(4')를 형성한다.Next, as illustrated in FIG. 1B, a nitride film 4 is deposited on the gap oxide film 3 to a thickness of approximately 800 GPa, and as shown in FIG. 1C, the nitride film 4 is etched to etch the sidewall spacer ( 4 ').

이후, 소스(Source)/드레인(Drain) 영역의 형성을 위하여 불순물 이온 주입(implant) 공정을 행한 후, 기판(1)을 HF 용액에 담가 기판(1) 표면에 형성된 자연 산화막 등을 제거하는 HF Dip 공정을 진행한다. Subsequently, an impurity ion implantation process is performed to form a source / drain region, and then HF for immersing the substrate 1 in an HF solution and removing a natural oxide film formed on the surface of the substrate 1. Proceed with Dip process.

다음으로, 도 1d에 도시된 바와 같이, 게이트 전극(2)의 상면과 스페이서(4') 좌우의 기판(1) 상면에 Co 또는 Ti의 금속 실리사이드(Silicide)막(5)을 형성하고, 그 위에 PMD(Pre Metal Dielectric) 라이 너(Liner) 질화막(6)을 형성하고, PMD 라이너 질화막(6) 위에 층간절연막(7)으로서 PSG 또는 BPSG의 산화막을 형성한 다음, PMD CMP(Chemical Mechanical Polishing)를 수행한 후, 게이트 전극(2)의 일부만이 노출되도록 층간절연막(7)을 식각하여 버팅 콘택홀(8)을 형성한다. 이후, 상기 버팅 콘택홀(8)에는 텅스텐이 매립되어 텅스텐 플러그를 형성하는데 이를 버팅 콘택이라고 한다.Next, as shown in FIG. 1D, a metal silicide film 5 of Co or Ti is formed on the upper surface of the gate electrode 2 and the upper surface of the substrate 1 on the left and right of the spacer 4 ′. A PMD liner nitride film 6 is formed thereon, and an oxide film of PSG or BPSG is formed on the PMD liner nitride film 6 as the interlayer insulating film 7, and then PMD CMP (Chemical Mechanical Polishing) Then, the interlayer insulating film 7 is etched so that only a part of the gate electrode 2 is exposed to form a butting contact hole 8. Thereafter, tungsten is embedded in the butting contact hole 8 to form a tungsten plug, which is called a butting contact.

콘택홀(8) 식각 공정에서는 설계 마진(Design Margin)이 충분하지 않기 때문에, 콘택홀(8) 식각 가스는 가능한 PMD 라이너와 선택비가 높은 가스를 사용하고 있다. 따라서, 도 1d에서 볼 수 있는 바와 같이, 상술한 종래의 방법에 의하면, 사이드월 스페이서(4')의 식각 속도(Etch Rate)가 떨어져 스페이서(4')가 제거되지 않고 그대로 남아 있거나, 콘택홀(8) 식각 공정에서 스페이서(4') 표면에 폴리머(Polymer)(9)가 생성 되어, 깨끗한 콘택홀(8)의 구현이 어렵다는 문제가 있다. 또한, 콘택홀(8) 내에 남은 스페이서(4')로 인하여 게이트 전극(2)과 엑티브 영역의 접촉면이 적어짐으로써, 버팅 콘택의 본래의 목적을 달성하는데 어려움이 있었다.Since the design margin is not sufficient in the contact hole 8 etching process, the contact hole 8 etching gas uses a possible PMD liner and a gas having a high selectivity. Thus, as can be seen in Figure 1d, according to the conventional method described above, the etching rate (Etch Rate) of the sidewall spacer 4 'is dropped and the spacer 4' is left without being removed, or the contact hole (8) Since the polymer 9 is formed on the surface of the spacer 4 'in the etching process, it is difficult to implement a clean contact hole 8. In addition, the contact surface between the gate electrode 2 and the active region is reduced due to the spacers 4 'remaining in the contact hole 8, which makes it difficult to achieve the original purpose of the butting contact.

또한, 상술한 종래의 방법에 의하면, 층간절연막(7) 내에 보이드(Void)(V)가 발생한다는 문제점도 있었다.In addition, according to the conventional method described above, there is a problem that voids V occur in the interlayer insulating film 7.

본 발명은 상기와 같은 문제점을 해결하기 위하여 개발된 것으로서, 사이드월 스페이서를 질화막과 산화막의 이중 구조로 형성함으로써 버팅 콘택홀의 식각시 사이드월 스페이서가 모두 제거될 수 있는 버팅 콘택 형성방법을 제공함을 목적으로 한다.
The present invention was developed to solve the above problems, It is an object of the present invention to provide a butting contact forming method in which sidewall spacers can be removed by etching sidewall spacers by forming a double structure of a nitride film and an oxide film.

상기와 같은 본 발명의 목적은, 기판과, 상기 기판 상에 형성된 게이트 전극의 표면에 캡 산화막을 형성하는 단계; 상기 캡 산화막 위에 박막의 질화막을 증착하는 단계; 상기 질화막 위에 상기 질화막보다 두껍게 산화막을 형성하는 단계; 상기 질화막과 상기 산화막을 식각하여, 상기 게이트 전극의 측면에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 결과물을 HF 용액에 담가, 상기 스페이서의 산화막을 제거하는 단계; 상기 게이트 전극의 상면에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막이 형성된 결과물 상에 층간절연막을 적층하고, 상기 게이트 전극의 일부만이 노출되도록 식각하여 버팅 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 버팅 콘택 형성방법을 제공함으로써 달성된다.An object of the present invention as described above, forming a cap oxide film on the surface of the substrate and the gate electrode formed on the substrate; Depositing a thin nitride film on the cap oxide film; Forming an oxide film on the nitride film thicker than the nitride film; Etching the nitride film and the oxide film to form a spacer on a side surface of the gate electrode; Immersing the resultant product in which the spacer is formed in an HF solution to remove an oxide film of the spacer; Forming a metal silicide layer on an upper surface of the gate electrode; And forming a butting contact hole by laminating an interlayer insulating layer on the resultant metal silicide layer and etching the exposed portion of the gate electrode.

구체적으로, 상기 스페이서를 형성하는 질화막은 대략 300Å의 두께로 형성되며, 산화막은 대략 500Å의 두께로 형성되어, 상기 스페이서는 전체적으로 대략 800Å의 두께를 가진다.Specifically, the nitride film forming the spacer is formed to a thickness of approximately 300 kPa, the oxide film is formed to a thickness of approximately 500 kPa, the spacer has a total thickness of about 800 kPa.

한편, 상기 스페이서의 형성을 위한 식각 단계에서, 상기 질화막은 상단이 게이트 전극의 상단보다 아래쪽에 형성되도록 식각되는 것이 바람직하며, 그에 따라 상기 금속 실리사이드막은 상기 게이트 전극의 상면으로부터 그 측면의 상기 질화막이 제거된 부분까지 연장하여 형성되게 된다.On the other hand, in the etching step for forming the spacer, the nitride film is preferably etched so that the upper end is formed below the upper end of the gate electrode, so that the metal silicide layer is the nitride film of the side surface from the upper surface of the gate electrode It extends to the removed portion.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2f는 본 발명에 따른 버팅 콘택 형성방법을 공정 순서에 따라 나타낸 것이다.2A to 2F illustrate a butt contact forming method according to the present invention in a process sequence.

먼저, 도 2a에 도시된 바와 같이, 폴리실리콘으로 이루어진 게이트 전극(20)이 형성된 반도체 기판(10) 상에, 이온주입에 따른 손상(Implant damage)을 완화시키고 사이드월(Side Wall) 식각시의 마진(Margin) 확보를 위해 캡 산화막(Cap Oxide)(30)을 대략 150Å 정도의 두께로 증착하고, 캡 산화막(30) 위에 질화막(41)을 대략 300Å정도의 두께로 증착한다.First, as shown in FIG. 2A, on the semiconductor substrate 10 on which the gate electrode 20 made of polysilicon is formed, the damage caused by ion implantation is mitigated and the side wall is etched. In order to secure a margin, a cap oxide layer 30 is deposited to a thickness of about 150 GPa, and a nitride film 41 is deposited to a thickness of about 300 GPa on the cap oxide film 30.

다음으로, 도 2b에 도시된 바와 같이, 질화막(41) 위에 산화막(42)을 대략 500Å 정도의 두께로 증착함으로써, 질화막(41)과 산화막(42)의 두께의 합이 사이드월 스페이서의 목표 두께인 800Å이 되도록 한다.Next, as shown in FIG. 2B, by depositing an oxide film 42 on the nitride film 41 to a thickness of about 500 kV, the sum of the thicknesses of the nitride film 41 and the oxide film 42 is the target thickness of the sidewall spacer. It should be 800Å.

계속해서, 도 2c에 도시된 바와 같이, 질화막(41)과 산화막(42)을 식각하여, 게이트 전극(20)의 양 측면에 사이드월 스페이서(40)를 형성한다. 이때, 식각 조건(Recipe)으로는 산화막(42)보다 질화막(41)의 식각 속도가 더 빠른 조건을 사용함으로써, 질화막(41)이 더 깊게 식각되도록 한다.Subsequently, as illustrated in FIG. 2C, the nitride film 41 and the oxide film 42 are etched to form sidewall spacers 40 on both sides of the gate electrode 20. In this case, as the etching condition (Recipe) by using a condition that the etching speed of the nitride film 41 is faster than the oxide film 42, the nitride film 41 can be etched deeper.

이후, 소스(Source)/드레인(Drain) 영역의 형성을 위하여 불순물 이온 주입(implant) 공정을 행한 후, 기판(10)을 HF 용액에 담가 기판(10) 표면에 형성된 자연 산화막 등을 제거하는 HF Dip 공정을 진행하는데, 이때 도 2d에 도시된 바 와 같이, 스페이서(40)의 산화막(42) 역시 모두 제거되어 질화막(41)만 남게 된다.Subsequently, an impurity ion implantation process is performed to form a source / drain region, and then an HF for immersing the substrate 10 in an HF solution and removing a natural oxide film formed on the surface of the substrate 10 is removed. In this case, as shown in FIG. 2D, all of the oxide film 42 of the spacer 40 is also removed, leaving only the nitride film 41.

다음으로, 도 2e에 도시된 바와 같이, 게이트 전극(20)의 상면과 스페이서(4') 좌우의 기판(10) 상면에 Co 또는 Ti의 금속 실리사이드(Silicide)막(50)을 형성하는데, 금속 실리사이드막(50)은 게이트 전극(20) 측면의 질화막(41)이 제거된 부분까지 형성되게 된다. 이로 인하여, 버팅 콘택 형성한 후 저항을 줄일 수 있다.Next, as shown in FIG. 2E, a metal silicide film 50 of Co or Ti is formed on the upper surface of the gate electrode 20 and the upper surface of the substrate 10 on the left and right sides of the spacer 4 ′. The silicide film 50 is formed to a portion where the nitride film 41 on the side of the gate electrode 20 is removed. For this reason, resistance can be reduced after forming a butting contact.

다음으로, 도 2f에 도시된 바와 같이, 도 2e의 결과물 위에 PMD(Pre Metal Dielectric) 라이너(Liner) 질화막(60)을 형성하고, PMD 라이너 질화막(60) 위에는 층간절연막(PMD)(70)으로서 PSG 또는 BPSG의 산화막을 형성한 다음, PMD CMP(Chemical Mechanical Polishing)를 수행한 후, 게이트 전극(20)의 일부만이 노출되도록 층간절연막(70)을 식각하여 버팅 콘택홀(80)을 형성한다.Next, as shown in FIG. 2F, a pre metal dielectric (PMD) liner nitride film 60 is formed on the resultant of FIG. 2E, and as an interlayer insulating film (PMD) 70 on the PMD liner nitride film 60. After forming an oxide film of PSG or BPSG, after performing PMD CMP (Chemical Mechanical Polishing), the interlayer insulating layer 70 is etched to expose only a part of the gate electrode 20 to form a butting contact hole 80.

도 2f에서 볼 수 있듯이, 콘택홀의 식각 공정에서 PMD 라이너 질화막(60)과 선택비가 높은 가스를 사용하더라도, HF Dip 공정에서 500Å의 스페이서 산화막(42)은 이미 제거되었고, 남아 있는 스페이서 질화막(41)의 두께는 약 300Å 정도로 얇기 때문에, 콘택홀의 식각 시 콘택홀(80) 형성위치에 위치하는 질화막(41)은 모두 제거되게 된다.As can be seen in FIG. 2F, even when the PMD liner nitride film 60 and the gas having a high selectivity are used in the etching of the contact hole, the spacer oxide film 42 of 500 Å has already been removed in the HF Dip process, and the remaining spacer nitride film 41 is left. Since the thickness of the thin film is about 300 GPa, all of the nitride film 41 positioned at the contact hole 80 formation position is removed during the etching of the contact hole.

즉, 본 발명에 의하면, 콘택홀(80) 내부에 스페이서(40)가 모두 제거되므로, 콘택홀(30) 내에 텅스텐을 채워 버팅 콘택을 형성하면, 버팅 콘택의 목적인 게이트 전극(20)과 엑티브 영역 사이의 원활한 접촉을 구현할 수 있다. 또한, 최종적으로 스페이서(40)가 300Å 정도의 얇은 질화막(41)만으로 이루어지므로, 게이트 전극(40)들 사이의 공간 마진을 확보할 수 있어, PMD 갭 채움(Gap Fill) 능력도 향상시킬 수 있고, 층간절연막(70)의 보이드(Void) 현상도 방지할 수 있다.That is, according to the present invention, since all the spacers 40 are removed in the contact hole 80, when the butt contact is formed by filling tungsten in the contact hole 30, the gate electrode 20 and the active region which are the purpose of the butt contact are formed. Seamless contact between them can be achieved. In addition, since the spacer 40 is made of only a thin nitride film 41 having a thickness of about 300 μs, the space margin between the gate electrodes 40 can be secured, thereby improving the PMD gap fill capability. Also, voids of the interlayer insulating film 70 can be prevented.

이상에서 설명한 바와 같이, 본 발명에 의하면, 버팅 콘택홀 내에 스페이서가 존재하지 않게 되므로, 깨끗한 버팅 콘택홀을 형성할 수 있으며, 그에 따라 버팅 콘택 형성 시 게이트 전극과 엑티브 영역의 넓은 접촉면적을 구현할 수 있다.As described above, according to the present invention, since the spacer does not exist in the butting contact hole, it is possible to form a clean butting contact hole, thereby realizing a large contact area between the gate electrode and the active region when forming the butting contact. have.

또한, 본 발명에 의하면, 게이트 전극들 사이의 공간 마진을 확보하여, 층간절연막(PMD)에 보이드(void) 현상이 발생하는 것을 방지할 수 있으며, 게이트 전극의 측벽 일부분까지 금속 실리사이드막이 형성됨으로써, 콘택홀 내에 버팅 콘택이 형성되었을 때 저항을 최소화 할 수 있다.In addition, according to the present invention, by ensuring a space margin between the gate electrodes, it is possible to prevent the void phenomenon occurs in the interlayer insulating film (PMD), by forming a metal silicide film to a portion of the sidewall of the gate electrode, When the butting contact is formed in the contact hole, the resistance can be minimized.

이상에서는 본 발명의 특정의 바람직한 실시예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시예에 한정되지 아니하며, 특허청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능할 것이다.In the above, certain preferred embodiments of the present invention have been illustrated and described. However, the present invention is not limited to the above-described embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the present invention as claimed in the claims. will be.

Claims (5)

기판과, 상기 기판 상에 형성된 게이트 전극의 표면에 캡 산화막을 형성하는 단계;Forming a cap oxide film on a substrate and a surface of a gate electrode formed on the substrate; 상기 캡 산화막 위에 박막의 질화막을 증착하는 단계;Depositing a thin nitride film on the cap oxide film; 상기 질화막 위에 상기 질화막보다 두껍게 산화막을 형성하는 단계;Forming an oxide film on the nitride film thicker than the nitride film; 상기 질화막과 상기 산화막을 식각하여 상기 게이트 전극의 측면에 스페이서를 형성하는 단계;Etching the nitride film and the oxide film to form a spacer on a side surface of the gate electrode; 상기 스페이서가 형성된 결과물을 HF 용액에 담가 상기 스페이서의 산화막을 제거하는 단계;Immersing the resultant product in which the spacer is formed in an HF solution to remove an oxide film of the spacer; 상기 게이트 전극의 상면에 금속 실리사이드막을 형성하는 단계; 및Forming a metal silicide layer on an upper surface of the gate electrode; And 상기 금속 실리사이드막이 형성된 결과물 상에 층간절연막을 적층하고, 상기 게이트 전극의 일부만이 노출되도록 식각하여 버팅 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성방법.And depositing an interlayer insulating layer on the resultant metal silicide layer, and etching to expose only a part of the gate electrode to form a butting contact hole. 제 1 항에 있어서,The method of claim 1, 상기 스페이서의 질화막은 대략 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성방법.And a nitride film of the spacer is formed to a thickness of approximately 300 GPa. 제 2 항에 있어서,The method of claim 2, 상기 스페이서의 산화막은 대략 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성방법. And the oxide film of the spacer is formed to a thickness of approximately 500 GPa. 제 1 항에 있어서,The method of claim 1, 상기 스페이서의 형성을 위한 식각 단계에서, 상기 질화막은 상단이 게이트 전극의 상단보다 아래쪽에 형성되도록 식각되는 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성방법.In the etching step for the formation of the spacer, the butting contact forming method of the semiconductor device, characterized in that the upper end is etched to be formed below the upper end of the gate electrode. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속 실리사이드막은 상기 게이트 전극의 상면으로부터 그 측면의 상기 질화막이 제거된 부분까지 연장하여 형성되는 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성방법.And the metal silicide layer extends from an upper surface of the gate electrode to a portion from which the nitride film on the side thereof is removed.
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