KR100399071B1 - Method for fabricating capacitor - Google Patents
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Abstract
본 발명은 공정의 복잡함을 단순화시키고, 캐패시터 산화막을 식각하는 과정에서 발생하는 플라즈마와 케미컬에 의한 배리어메탈의 손실을 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 소정 공정이 완료된 반도체기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 제 1 절연막의 표면과 동일한 높이를 갖고 상기 콘택홀에 매립되는 폴리실리콘플러그를 형성하는 단계, 상기 폴리실리콘플러그상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막을 선택적으로 식각하여 상기 폴리실리콘플러그를 노출시키는 단계, 상기 폴리실리콘플러그를 포함한 전면에 650℃∼680℃의 온도에서 화학적기상증착법을 이용하여 티타늄막을 증착함과 동시에 상기 폴리실리콘과 상기 티타늄막의 계면에 티타늄실리사이드막을 형성시키는 단계, 상기 티타늄막 중 미반응된 티타늄막을 제거하는 단계, 상기 티타늄실리사이드막을 암모니아 플라즈마 처리하는 단계, 및 상기 티타늄막을 포함한 제 2 절연막상에 티타늄질화막의 하부전극을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a capacitor that simplifies the complexity of a process and prevents loss of barrier metal due to plasma and chemical generated during the etching of a capacitor oxide film. Forming an insulating film, selectively etching the first insulating film to form a contact hole, forming a polysilicon plug having the same height as the surface of the first insulating film and embedded in the contact hole, the polysilicon Forming a second insulating film on a plug, selectively etching the second insulating film to expose the polysilicon plug, and using a chemical vapor deposition method at a temperature of 650 ° C to 680 ° C on the entire surface including the polysilicon plug. At the same time as depositing a titanium film at the interface between the polysilicon and the titanium film Forming a titanium silicide film, removing an unreacted titanium film from the titanium film, subjecting the titanium silicide film to ammonia plasma, and forming a lower electrode of the titanium nitride film on the second insulating film including the titanium film. Include.
Description
본 발명은 반도체의 제조 방법에 관한 것으로서, 실린더형 캐패시터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor and to a method for producing a cylindrical capacitor.
일반적으로 반도체 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.In general, the area occupied by a capacitor is decreasing due to the high integration, miniaturization, and high speed of the semiconductor device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be at least secured.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부 전극(또는 스토리지전극)을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 핀(Pin) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 하부 전극의 유효 표면적을 극대화시키고 있다.In order to secure the capacitance of the capacitor, the lower electrode (or storage electrode) of the capacitor is formed in various structures such as a cylinder structure, a stack structure, a pin structure, and a concave structure. Under the limited area, the effective surface area of the capacitor lower electrode is maximized.
캐패시터의 정전 용량을 확보하기 위한 다른 방안으로 캐패시터 유전체막으로 BST, Ta2O5등과 같은 고유전체를 적용하고 있으며, BST, Ta2O5등과 같은 고유전체를 적용할 경우, 전기적 특성 측면에서 캐패시터의 하부전극/상부전극(플레이트전극)으로는 백금(Pt), 루테늄(Ru), TiN 등의 전도성 금속이 적용되고 있는 상태이다.As another method to secure the capacitance of the capacitor, a high dielectric material such as BST and Ta 2 O 5 is applied as the capacitor dielectric film, and when a high dielectric material such as BST and Ta 2 O 5 is applied, the capacitor is A conductive metal such as platinum (Pt), ruthenium (Ru), TiN, or the like is applied as the lower electrode / upper electrode (plate electrode) of the.
특히, 이와 같은 전도성 금속을 이용하여 캐패시터 하부 전극을 형성할 때, 워드라인, 비트라인과 같은 트랜지스터 제조 공정이 완료된 반도체기판 상에 트랜지스터와의 접속을 위해 캐패시터 콘택 플러그를 먼저 형성하고, 캐패시터 콘택 플러그와 하부전극간의 접착성, 이온 확산 방지 및 콘택 저항을 개선하기 위해 배리어메탈로서 Ti/TiN이 적용된다.In particular, when the capacitor lower electrode is formed using such a conductive metal, a capacitor contact plug is first formed on the semiconductor substrate on which the transistor manufacturing process such as word line and bit line is completed, and then the capacitor contact plug is formed. Ti / TiN is applied as a barrier metal to improve adhesion between the lower electrode and the lower electrode, ion diffusion prevention, and contact resistance.
이러한 Ti/TiN은 캐패시터 제조 공정 중의 고온에서 반도체기판과 하부전극간의 불순물 확산을 방지하는 확산 방지막으로 작용하지만, 후속 공정으로서 700℃ 이상의 고온에서 진행되는 유전체 박막의 결정화를 위한 열공정시 확산 방지막 하부의 기판(실리콘 기판 또는 폴리실리콘플러그)으로부터 과도한 Si 원자가 Ti으로 확산되어 확산 방지막으로서의 기능이 파괴되는 문제점이 있었다.The Ti / TiN acts as a diffusion barrier that prevents the diffusion of impurities between the semiconductor substrate and the lower electrode at a high temperature during the capacitor manufacturing process. Excess Si atoms are diffused into Ti from the substrate (silicon substrate or polysilicon plug), and there is a problem in that the function as a diffusion barrier is destroyed.
그리고, 이러한 문제점은 캐패시터의 확산 방지막 공정에서뿐만 아니라 금속배선 공정에서도 발생하고 있다.In addition, this problem occurs not only in the diffusion barrier film process of the capacitor but also in the metal wiring process.
또한, 최근에 0.1㎛∼0.12㎛의 디자인룰을 가지는 고집적소자에서는 박막 증착후 웨이퍼내 단차 극복 및 패턴 형성을 위해 화학적기계적연마(Chemical Mechanicl Polishing; CMP) 공정을 적용하고 있는데, 그 적용 단계가 과도하여 화학적기계적연마(CMP) 공정이 발생시키는 파티클 및 하부막의 손실때문에 공정 마진 확보에 어려움이 있다.In addition, in recent years, high density devices having a design rule of 0.1 μm to 0.12 μm have applied a chemical mechanical polishing (CMP) process to overcome step differences and pattern formation in a wafer after thin film deposition. Therefore, it is difficult to secure process margins due to the loss of particles and underlayers generated by the chemical mechanical polishing (CMP) process.
따라서, 화학적기계적연마(CMP) 공정을 생략하거나 감광막 배리어를 사용하는 식각 기술을 사용하여 이러한 화학적기계적연마(CMP) 공정을 대체하려는 연구가 진행되고 있다.Therefore, researches are being conducted to replace the chemical mechanical polishing (CMP) process by using an etching technique that omits the chemical mechanical polishing (CMP) process or uses a photoresist barrier.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.1A to 1B illustrate a method of manufacturing a capacitor according to the prior art.
도 1a에 도시된 바와 같이, 소정 트랜지스터 제조 공정, 예컨대, 워드라인(도시 생략), 소스/드레인(12) 등의 트랜지스터 제조 공정이 완료된 반도체기판(11)상에 제 1 층간절연막(13)을 형성하고, 제 1 층간절연막(13)을 선택적으로 식각하여 제 1 플러그용 콘택홀을 형성한다.As shown in FIG. 1A, a first interlayer insulating film 13 is formed on a semiconductor substrate 11 on which a transistor manufacturing process such as a word line (not shown) or a source / drain 12 is completed. The first interlayer insulating layer 13 is selectively etched to form a first plug contact hole.
그리고, 제 1 플러그용 콘택홀에 매립되는 제 1 폴리실리콘플러그(14)를 형성하는데, 이 때, 제 1 폴리실리콘 플러그(14)는 후속 스토리지노드콘택과 비트라인 콘택을 형성하기위한 부분이 모두 형성되며, 여기서 제 1 폴리실리콘플러그(14)는 스토리지노드콘택이 형성되는 부분이고 워드라인 사이에 채워지는 형태를 갖는다.In addition, the first polysilicon plug 14 embedded in the contact hole for the first plug is formed, wherein the first polysilicon plug 14 has a portion for forming subsequent storage node contacts and bit line contacts. Wherein, the first polysilicon plug 14 is a portion where the storage node contact is formed and is filled between the word lines.
계속해서, 제 1 층간절연막(13)상에 다수의 비트라인패턴(15)을 형성하고, 비트라인패턴(15)의 양측벽에 접하는 스페이서(16)를 형성한다. 여기서, 비트라인패턴(15)은 확산방지막, 비트라인 배선막, 버퍼용 질화막, 마스크산화막의 적층 구조를 가질 수 있다.Subsequently, a plurality of bit line patterns 15 are formed on the first interlayer insulating film 13, and spacers 16 are formed in contact with both side walls of the bit line pattern 15. Next, as shown in FIG. The bit line pattern 15 may have a stacked structure of a diffusion barrier film, a bit line wiring film, a buffer nitride film, and a mask oxide film.
그리고, 다수의 비트라인패턴(15)을 포함한 전면에 제 2 플러그용 도우프드 폴리실리콘(17a)을 증착한 후, 도우프드 폴리실리콘(17a)상에 감광막을 도포하고 노광 및 현상으로 패터닝한다.After the second plug doped polysilicon 17a is deposited on the entire surface including the plurality of bit line patterns 15, a photosensitive film is coated on the doped polysilicon 17a and patterned by exposure and development.
계속해서, 패터닝된 감광막을 마스크로 이용하여 도우프드 폴리실리콘(17a)를 선택적으로 식각하므로써 후속 제 2 플러그가 형성될 영역에만 도우프드 폴리실리콘(17a)을 잔류시킨다. 이 때, 잔류하는 도우프드 폴리실리콘(17a)은 비트라인패턴(15) 사이에 매립되며 서로 분리된다.Subsequently, the doped polysilicon 17a is selectively etched using the patterned photoresist as a mask, thereby leaving the doped polysilicon 17a only in the region where the second plug is to be formed. At this time, the remaining doped polysilicon 17a is buried between the bit line patterns 15 and separated from each other.
그리고, 전면에 고밀도 플라즈마 산화막(High Density Plasma Oxide; HDP Oxide)(18)을 증착한 후 비트라인패턴(15)의 표면이 드러날때까지 화학적기계적연마(CMP) 공정을 실시하여 도우프드 폴리실리콘(17a)을 평탄화한다.After depositing a high density plasma oxide film (HDP Oxide) 18 on the front surface, a chemical mechanical polishing (CMP) process is performed until the surface of the bit line pattern 15 is exposed. Planarize 17a).
도 1b에 도시된 바와 같이, 드러난 비트라인패턴(15) 사이에 매립된 도우프드 폴리실리콘(17a)을 에치백(Etch back) 공정을 통해 리세스(Recess)시켜 비트라인패턴(15)사이에 소정 두께만큼 잔류되며 하부의 제 1 폴리실리콘플러그(14)에 접속되는 제 2 폴리실리콘플러그(17b)를 형성한다.As shown in FIG. 1B, the doped polysilicon 17 a buried between the exposed bit line patterns 15 is recessed through an etch back process to between the bit line patterns 15. A second polysilicon plug 17b is formed which remains by a predetermined thickness and is connected to the lower first polysilicon plug 14.
그리고, 전면에 물리적기상증착(Physical Vapor Depostion; PVD)법 중의 하나인 IMP(Ionic Metal Plasma)법으로 티타늄(Ti)을 증착한 후, 700℃에서 급속질화처리(Rapid Thermal Nitridation; RTN)하여 제 2 폴리실리콘 플러그(17b)의 실리콘(Si)과 티타늄(Ti)의 반응을 유발시켜 제 2 폴리실리콘플러그(17b)상에 티타늄실리사이드(TiSi2)(19)를 형성한다. 이 때, 티타늄실리사이드(19)는 제 2 폴리실리콘플러그(17b)와 후속 스토리지전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.In addition, after depositing titanium (Ti) by IMP (Ionic Metal Plasma) method of one of the Physical Vapor Depostion (PVD) method on the front surface, Rapid Nitridation (Rapid Thermal Nitridation; RTN) at 700 ℃ Titanium silicide (TiSi 2 ) 19 is formed on the second polysilicon plug 17b by causing a reaction between silicon (Si) and titanium (Ti) of the second polysilicon plug 17b. At this time, the titanium silicide 19 forms an ohmic contact between the second polysilicon plug 17b and the subsequent storage electrode.
계속해서, 티타늄실리사이드(19)상에 화학적기상증착(Chemical Vapor Deposition; CVD)법을 이용하여 제 1 티타늄질화막(TiN)(20)을 형성한 후, 비트라인패턴(15)의 상측 표면이 노출될때까지 제 1 티타늄질화막(20)을 화학적기계적연마(CMP)하여 비트라인패턴(15) 사이에 매립되며 제 2 폴리실리콘플러그(17b)의 상부에 티타늄실리사이드/제 1 티타늄질화막(19/20)의 적층 구조를 갖는 배리어메탈(Barrier metal)을 형성한다.Subsequently, after the first titanium nitride film (TiN) 20 is formed on the titanium silicide 19 by chemical vapor deposition (CVD), the upper surface of the bit line pattern 15 is exposed. Chemical mechanical polishing (CMP) of the first titanium nitride film 20 until it is buried between the bit line patterns 15 and the titanium silicide / first titanium nitride film 19/20 on top of the second polysilicon plug 17b. A barrier metal having a laminated structure of is formed.
도 1c에 도시된 바와 같이, 티타늄실리사이드/제 1 티타늄질화막(19/20)의 적층 구조를 포함한 전면에 후속 캐패시터산화막의 습식식각시 층간절연막(13)인 산화막의 식각을 방지하기 위한 식각배리어막으로서 질화막(21)을 형성한다.As shown in FIG. 1C, an etching barrier layer for preventing etching of an oxide layer, which is an interlayer insulating layer 13, during wet etching of a subsequent capacitor oxide layer on the entire surface including a laminated structure of the titanium silicide / first titanium nitride layer 19/20. As a result, the nitride film 21 is formed.
그리고, 질화막(21)상에 고밀도플라즈마산화막(HDP Oxide)과 PSG(Phospho Silicate Glass)의 적층구조를 갖는 캐패시터산화막(22)을 형성한다. 이 때, 고밀도 플라즈마 산화막과 PSG의 총 두께에 따라 후속 캐패시터의 높이 및 용량이 좌우된다.A capacitor oxide film 22 having a laminated structure of HDP oxide and PSG (Phospho Silicate Glass) is formed on the nitride film 21. At this time, the height and capacity of the subsequent capacitor depend on the total thickness of the high density plasma oxide film and the PSG.
계속해서, 캐패시터산화막(22)상에 하드마스크용 폴리실리콘(23)을 증착한다.Subsequently, polysilicon 23 for hard mask is deposited on the capacitor oxide film 22.
도 1d에 도시된 바와 같이, 하드마스크용 폴리실리콘(23)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 하드마스크용 폴리실리콘(23), 캐패시터산화막(22)을 순차적으로 식각하여 스토리지노드영역을 노출시킨다.As shown in FIG. 1D, a photoresist film (not shown) is applied onto the hard mask polysilicon 23 and patterned by exposure and development, and then the polysilicon 23 for a hard mask is formed using the patterned photoresist as a mask. The capacitor oxide layer 22 is sequentially etched to expose the storage node region.
계속해서, 패터닝된 감광막과 하드마스크용 폴리실리콘(22)을 제거한 후, 질화막(21)을 식각하여 제 1 티타늄질화막(20)을 노출시킨다. 이 때, 도면부호 21a, 22a는 패터닝된 질화막과 캐패시터산화막을 나타내며, 이하 이들 부호를 이용하여 설명한다.Subsequently, after removing the patterned photoresist and the hard mask polysilicon 22, the nitride film 21 is etched to expose the first titanium nitride film 20. In this case, reference numerals 21a and 22a denote patterned nitride films and capacitor oxide films, which will be described below with reference to these symbols.
다음으로, 노출된 스토리지노드영역을 포함한 전면에 스토리지전극으로서 제 2 티타늄질화막(24)을 화학적기상증착(CVD)법으로 증착한 후, 제 2 티타늄질화막(24)상에 감광막(25)을 도포한다.Next, the second titanium nitride film 24 is deposited by chemical vapor deposition (CVD) as a storage electrode on the entire surface including the exposed storage node region, and then the photosensitive film 25 is coated on the second titanium nitride film 24. do.
도 1e에 도시된 바와 같이, 감광막(25)을 연마방지막으로 하며 캐패시터산화막(22a)의 표면이 노출될때까지 화학적기계적연마 공정을 실시하여 인접한 셀의 제 2 티타늄질화막과 서로 분리되는 실린더형 스토리지전극(24a)을 형성한다.As shown in FIG. 1E, the cylindrical storage electrode is separated from the second titanium nitride film of an adjacent cell by performing a chemical mechanical polishing process until the surface of the capacitor oxide film 22a is exposed to the photosensitive film 25 as an anti-polishing film. (24a) is formed.
다음으로, 연마방지막인 감광막(25)을 제거한 후, 화학적기계적연마후 드러난 캐패시터산화막(22a)을 습식식각법으로 제거하여 스토리지전극(24a)의 측벽을 완전히 노출시킨다.Next, after removing the photosensitive film 25, which is an anti-polishing film, the capacitor oxide film 22a exposed after chemical mechanical polishing is removed by wet etching to completely expose the sidewall of the storage electrode 24a.
계속해서, 노출된 스토리지전극(24a)을 포함한 전면에 캐패시터 유전막으로서 탄탈륨산화막(Ta2O5)(26)을 화학적기상증착(CVD)법으로 증착하고, 탄탈륨산화막(26)상에 플레이트전극으로서 제 3 티타늄질화막(27)을 증착한다. 후속 공정으로 제 3 티타늄질화막(27)과 탄탈륨산화막(26)을 선택적으로 식각하여 스토리지전극(24a)/탄탈륨산화막(26)/플레이트전극(27)의 적층 구조를 형성한다.Subsequently, a tantalum oxide film (Ta 2 O 5 ) 26 is deposited on the entire surface including the exposed storage electrode 24a as a capacitor dielectric film by chemical vapor deposition (CVD), and as a plate electrode on the tantalum oxide film 26. A third titanium nitride film 27 is deposited. In a subsequent process, the third titanium nitride film 27 and the tantalum oxide film 26 are selectively etched to form a stacked structure of the storage electrode 24a / tantalum oxide film 26 / plate electrode 27.
상술한 종래기술에서는 제 2 폴리실리콘플러그(17b)와 스토리지전극(24a)인 제 2 티타늄질화막간의 전하이동시 전기적 배리어막으로서 작용하는 배리어메탈로서 티타늄실리사이드/티타늄질화막(TiSi2/TiN)의 적층 구조를 사용하며, 티타늄실리사이드 형성시 IMP(Ionized Metal Plasma)법으로 티타늄 증착후 700℃의 급속질화열처리를 통해 형성한다.In the above-mentioned prior art, a laminated structure of a titanium silicide / titanium nitride film (TiSi 2 / TiN) as a barrier metal serving as an electrical barrier film during charge transfer between the second polysilicon plug 17b and the second titanium nitride film, which is the storage electrode 24a, is used. When titanium silicide is formed, it is formed by rapid nitriding heat treatment at 700 ° C. after titanium deposition by IMP (Ionized Metal Plasma) method.
그러나, 상술한 종래기술은 제 2 폴리실리콘플러그(17b)를 형성하기 위한 리세스 공정, 배리어메탈 증착 공정 및 화학적기계적연마 공정이 필수적으로 진행되므로 공정이 복잡하고, 후속 700℃ 이상의 고온에서 진행되는 유전체 박막의 결정화를 위한 열공정시 배리어메탈 하부의 제 2 폴리실리콘플러그(17b)로부터 과도한 실리콘(Si) 원자가 티타늄(Ti)으로 확산되어 배리어메탈로서의 기능이 파괴되는 문제점이 있다.However, in the above-described conventional technique, since the recess process, the barrier metal deposition process, and the chemical mechanical polishing process for forming the second polysilicon plug 17b are essentially performed, the process is complicated, and the process is performed at a high temperature of 700 ° C. or higher. In the thermal process for crystallization of the dielectric thin film, excessive silicon (Si) atoms are diffused into titanium (Ti) from the second polysilicon plug 17b under the barrier metal, thereby destroying the function of the barrier metal.
또한, 캐패시터 산화막의 습식식각전에 배리어메탈을 증착하므로써 캐패시터 산화막의 습식식각 공정동안 플라즈마(Plasma)와 케미컬(Chemical)에 의해 배리어메탈이 손상되는 문제점이 있다.In addition, there is a problem that the barrier metal is damaged by plasma and chemical during the wet etching process of the capacitor oxide film by depositing the barrier metal before the wet etching of the capacitor oxide film.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 제 2 폴리실리콘플러그의 리세스 공정, 배리어메탈 증착 및 화학적기계적연마 공정에 따른 공정의 복잡함을 단순화시키고, 캐패시터 산화막을 식각하는 과정에서 발생하는 플라즈마와 케미컬에 의한 배리어메탈의 손실을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art, to simplify the complexity of the process according to the recess process, barrier metal deposition and chemical mechanical polishing process of the second polysilicon plug, in the process of etching the capacitor oxide film It is an object of the present invention to provide a method of manufacturing a capacitor suitable for preventing the loss of barrier metal caused by plasma and chemicals generated.
도 1a 내지 도 1e는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,1a to 1e is a cross-sectional view showing a manufacturing method of a capacitor according to the prior art,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 소스/드레인31 semiconductor substrate 32 source / drain
33 : 제 1 층간절연막 34 : 제 1 폴리실리콘 플러그33: first interlayer insulating film 34: first polysilicon plug
35 : 비트라인패턴 37 : 제 2 폴리실리콘 플러그35: bit line pattern 37: second polysilicon plug
39a : 질화막 40a : 캐패시터산화막39a: nitride film 40a: capacitor oxide film
41 : 티타늄 42 : 티타늄실리사이드41: titanium 42: titanium silicide
43a : 티타늄질화막_스토리지전극 44 : 감광막43a: titanium nitride film storage electrode 44: photosensitive film
45 : 탄탈륨산화막46 : 제 2 티타늄질화막45 tantalum oxide film 46 second titanium nitride film
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정 공정이 완료된 반도체기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 제 1 절연막의 표면과 동일한 높이를 갖고 상기 콘택홀에 매립되는 폴리실리콘플러그를 형성하는 단계, 상기 폴리실리콘플러그상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막을 선택적으로 식각하여 상기 폴리실리콘플러그를 노출시키는 단계, 상기 폴리실리콘플러그를 포함한 전면에 650℃∼680℃의 온도에서 화학적기상증착법을 이용하여 티타늄막을 증착함과 동시에 상기 폴리실리콘과 상기 티타늄막의 계면에 티타늄실리사이드막을 형성시키는 단계, 상기 티타늄막 중 미반응된 티타늄막을 제거하는 단계, 상기 티타늄실리사이드막을 암모니아 플라즈마 처리하는 단계, 및 상기 티타늄막을 포함한 제 2 절연막상에 티타늄질화막의 하부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.According to another aspect of the present invention, a method of manufacturing a capacitor includes: forming a first insulating film on a semiconductor substrate on which a predetermined process is completed, selectively etching the first insulating film, and forming a contact hole; Forming a polysilicon plug having the same height as the surface of the insulating film and filling the contact hole, forming a second insulating film on the polysilicon plug, and selectively etching the second insulating film to remove the polysilicon plug Exposing the titanium film using a chemical vapor deposition method at a temperature of 650 ° C. to 680 ° C. on the entire surface including the polysilicon plug, and simultaneously forming a titanium silicide film at an interface between the polysilicon and the titanium film. Removing the unreacted titanium film from the film; Comprising: California plasma treatment, and is characterized by yirueojim including forming a lower electrode of titanium nitride film on said second insulating layer including a titanium film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도로서, 실린더형 캐패시터의 제조 방법을 도시하고 있다.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention, and illustrating a method of manufacturing a cylindrical capacitor.
도 2a에 도시된 바와 같이, 소정 트랜지스터 제조 공정, 예컨대, 워드라인(도시 생략), 소스/드레인(32) 등의 트랜지스터 제조 공정이 완료된 반도체기판(31)상에 제 1 층간절연막(33)을 형성하고, 제 1 층간절연막(33)을 선택적으로 식각하여 제 1 플러그용 콘택홀을 형성한다.As shown in FIG. 2A, a first interlayer insulating film 33 is formed on a semiconductor substrate 31 on which a transistor manufacturing process such as a word line (not shown), a source / drain 32, or the like is completed. The first interlayer insulating layer 33 is selectively etched to form a first plug contact hole.
그리고, 제 1 플러그용 콘택홀에 매립되는 제 1 폴리실리콘플러그(34)를 형성하는데, 이 때, 제 1 폴리실리콘 플러그(34)는 후속 스토리지노드콘택과 비트라인 콘택을 형성하기위한 부분이 모두 형성되며, 여기서 제 1 폴리실리콘플러그(34)는 스토리지노드콘택이 형성되는 부분이고 워드라인 사이에 채워지는 형태를 갖는다.In addition, the first polysilicon plug 34 embedded in the first plug contact hole is formed, wherein the first polysilicon plug 34 has a portion for forming subsequent storage node contacts and bit line contacts. Wherein, the first polysilicon plug 34 is a portion where the storage node contact is formed and is filled between the word lines.
계속해서, 제 1 층간절연막(33)상에 다수의 비트라인패턴(35)을 형성하고, 비트라인패턴(35)의 양측벽에 접하는 스페이서(36)를 형성한다. 여기서, 비트라인패턴(35)은 확산방지막, 비트라인 배선막, 버퍼용 질화막, 마스크산화막의 적층 구조를 가질 수 있으나, 자세한 설명은 생략하기로 한다.Subsequently, a plurality of bit line patterns 35 are formed on the first interlayer insulating film 33, and spacers 36 are formed on both side walls of the bit line patterns 35. Here, the bit line pattern 35 may have a stacked structure of a diffusion barrier film, a bit line wiring film, a buffer nitride film, and a mask oxide film, but a detailed description thereof will be omitted.
그리고, 다수의 비트라인패턴(35)을 포함한 전면에 제 2 플러그용 도우프드 폴리실리콘(37)을 증착한 후, 도우프드 폴리실리콘(37)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한다.After depositing the second plug doped polysilicon 37 on the entire surface including the plurality of bit line patterns 35, a photosensitive film (not shown) is coated on the doped polysilicon 37 to expose and develop Pattern with.
계속해서, 패터닝된 감광막을 마스크로 이용하여 도우프드 폴리실리콘(37)를 선택적으로 식각하므로써 후속 제 2 플러그가 형성될 영역에만 도우프드 폴리실리콘(37)을 잔류시킨다. 이 때, 잔류하는 도우프드 폴리실리콘(37)은 비트라인패턴(35) 사이에서 서로 분리된다.Subsequently, the doped polysilicon 37 is selectively etched using the patterned photoresist as a mask to leave the doped polysilicon 37 only in the region where the second plug will be formed. At this time, the remaining doped polysilicon 37 is separated from each other between the bit line patterns 35.
그리고, 전면에 고밀도 플라즈마 산화막(HDP Oxide)(38)을 증착한 후 비트라인패턴(35)의 표면이 드러날때까지 도우프드 폴리실리콘(37)을 화학적기계적연마(CMP)하여 비트라인패턴(35) 사이에 매립되는 구조의 제 2 폴리실리콘 플러그(37)를 형성한다. 여기서, 제 2 폴리실리콘플러그(37)는 통상 스토리지전극(Storage node)에 접속되는 랜딩플러그(Landing plug)라 일컫는다.After depositing a high density plasma oxide (HDP Oxide) 38 on the entire surface, the doped polysilicon 37 is chemically mechanically polished (CMP) until the surface of the bit line pattern 35 is exposed, thereby forming the bit line pattern 35. ) To form a second polysilicon plug 37 having a structure embedded therein. Here, the second polysilicon plug 37 is commonly referred to as a landing plug connected to a storage node.
계속해서, 화학적기계적연마 공정이 완료된 결과물 전면에 후속 캐패시터 산화막의 습식각시 층간절연막이 손상되는 것을 방지하는 식각방지막으로서 질화막(39)을 형성한 후, 질화막(39)상에 캐패시터산화막(40), 하드마스크용 폴리실리콘(41)을 순차적으로 적층한다.Subsequently, after the chemical mechanical polishing process is completed, the nitride film 39 is formed on the entire surface of the resultant product after the completion of the chemical mechanical polishing process to prevent damage of the interlayer insulating film during wet etching of the capacitor oxide film, and then the capacitor oxide film 40 on the nitride film 39 is formed. Polysilicon 41 for a hard mask is laminated sequentially.
이 때, 캐패시터산화막(40)은 고밀도 플라즈마 산화막(HDP Oxide)과 PSG의 적층구조를 이용할 수 있으며, 그 총 두께는 캐패시터의 높이 및 용량을 좌우한다.In this case, the capacitor oxide film 40 may use a laminated structure of a high density plasma oxide film (HDP Oxide) and PSG, the total thickness of which determines the height and capacity of the capacitor.
도 2b에 도시된 바와 같이, 하드마스크용 폴리실리콘(41)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 하드마스크용 폴리실리콘(41), 캐패시터산화막(40), 질화막(39)을 순차적으로 식각하여 제 2 폴리실리콘플러그(37)를 완전히 노출시키는 스토리지노드영역을 오픈시킨다.As shown in FIG. 2B, a photosensitive film (not shown) is applied onto the hard mask polysilicon 41 and patterned by exposure and development, and then the polysilicon 41 for hard mask is formed using the patterned photosensitive film as a mask. The capacitor oxide film 40 and the nitride film 39 are sequentially etched to open the storage node region that completely exposes the second polysilicon plug 37.
이 때, 스토리지노드영역 오픈 과정은 먼저 하드마스크용 폴리실리콘(41)과 캐패시터산화막(40)을 식각하고, 패터닝된 감광막과 하드마스크용 폴리실리콘(41)을 제거한 후, 질화막(39)을 식각하므로써 이루어진다.In this case, the storage node region opening process first etches the hard mask polysilicon 41 and the capacitor oxide film 40, removes the patterned photoresist film and the hard mask polysilicon 41, and then etches the nitride film 39. By doing so.
여기서, 미설명 도면부호 39a는 패터닝된 질화막, 40a는 패터닝된 캐패시터산화막이며, 이하 이들 도면 부호를 참조하여 설명한다.Here, reference numeral 39a denotes a patterned nitride film and 40a denotes a patterned capacitor oxide film, which will be described below with reference to these reference numerals.
계속해서, 오픈된 스토리지노드영역을 포함한 전면에 650℃∼680℃의 온도에서 화학적기상증착(CVD)법으로 티타늄(41)을 증착하는데, 이 때, 하부의 제 2 폴리실리콘플러그(37)의 실리콘 원자와 티타늄(41)이 반응하여 티타늄(41) 증착과 동시에 제 2 폴리실리콘플러그(37)상에 티타늄실리사이드(TiSi2)(42)를 형성시킨다.Subsequently, titanium (41) is deposited on the entire surface including the open storage node area by chemical vapor deposition (CVD) at a temperature of 650 ° C to 680 ° C, wherein the second polysilicon plug 37 Silicon atoms and titanium 41 react to form titanium silicide (TiSi 2 ) 42 on the second polysilicon plug 37 simultaneously with the deposition of titanium 41.
도 2c에 도시된 바와 같이, NH4OH와 H2O2의 혼합용액을 사용하여 세정 공정을 실시한다. 이러한 세정 공정을 실시하면, 티타늄(41) 증착시 제 2 폴리실리콘플러그(37)와 반응하여 형성된 티타늄실리사이드(42)는 잔류하고 나머지 미반응된 티타늄(41)이 제거된다.As shown in FIG. 2C, a washing process is performed using a mixed solution of NH 4 OH and H 2 O 2 . When the cleaning process is performed, the titanium silicide 42 formed by reacting with the second polysilicon plug 37 during the deposition of titanium 41 remains and the remaining unreacted titanium 41 is removed.
추가로, 티타늄실리사이드(42)의 표면을 NH3플라즈마처리하여 Ti-Si-N 박막으로 개질시키므로써 산소에 대한 확산배리어막의 역할을 증가시킬 수 있다.In addition, the surface of the titanium silicide 42 may be NH 3 plasma-treated to modify the Ti-Si-N thin film to increase the role of the diffusion barrier film against oxygen.
상술한 것처럼, 제 2 폴리실리콘플러그(37) 형성시 리세스 공정을 실시하지 않고, 티타늄실리사이드(42)를 고온 화학적기상증착법을 이용한 티타늄(41)의 증착과 동시에 형성하므로써 공정을 단순화하여 공정간 대기시간을 단축시킬 수 있고, 또한 캐패시터산화막(40a) 식각후 티타늄실리사이드(42)를 형성하여 캐패시터 산화막(40a) 식각시 발생되는 플라즈마 및 케미컬에 의한 티타늄실리사이드(42)의 손실을 방지한다.As described above, the titanium silicide 42 is formed at the same time as the deposition of the titanium 41 using the high temperature chemical vapor deposition without the recess process when the second polysilicon plug 37 is formed. The standby time can be shortened, and the titanium silicide 42 is formed after the capacitor oxide film 40a is etched to prevent the loss of the titanium silicide 42 by plasma and chemical generated during the etching of the capacitor oxide film 40a.
다음으로, 티타늄실리사이드(42)를 포함한 전면에 스토리지전극용 제 1 티타늄질화막(TiN)(43)을 화학적기상증착(CVD)법으로 증착한 후, 제 1 티타늄질화막(43)상에 감광막(44)을 도포한다.Next, after depositing the first titanium nitride film (TiN) 43 for the storage electrode on the entire surface including the titanium silicide 42 by chemical vapor deposition (CVD) method, the photosensitive film 44 on the first titanium nitride film 43 ) Is applied.
도 2d에 도시된 바와 같이, 감광막(44)을 연마방지막으로 하고 캐패시터산화막(40a)의 표면이 드러날때까지 화학적기계적연마 공정을 실시하여 인접한 제 1 티타늄질화막(43)과 서로 분리되는 티타늄질화막_스토리지전극(43a)을 형성한다. 이 때, 티타늄질화막_스토리지전극(43a)은 실린더 형태로 형성된다.As shown in FIG. 2D, the titanium nitride film separated from each other by the adjacent first titanium nitride film 43 by performing a chemical mechanical polishing process until the surface of the capacitor oxide film 40a is exposed to the photosensitive film 44 as an anti-polishing film_ The storage electrode 43a is formed. At this time, the titanium nitride film_storage electrode 43a is formed in a cylinder shape.
다음으로, 연마방지막인 감광막(44)을 제거한 후, 습식식각법으로 캐패시터 산화막(40a)을 제거하여 티타늄질화막_스토리지전극(43a)의 측벽을 완전히 노출시킨다.Next, after removing the photosensitive film 44 as the anti-polishing film, the capacitor oxide film 40a is removed by a wet etching method to completely expose the sidewall of the titanium nitride film_storage electrode 43a.
계속해서, 노출된 티타늄질화막_스토리지전극(43a)을 포함한 전면에 캐패시터 유전막으로서 탄탈륨산화막(Ta2O5)(45)을 화학적기상증착(CVD)법으로 증착하고, 탄탈륨산화막(45)상에 플레이트전극으로서 제 2 티타늄질화막(TiN(46)을 증착한다. 도면에 도시되지 않았지만, 후속 공정으로 제 2 티타늄질화막(46)과 탄탈륨산화막(45)을 선택적으로 식각하여 티타늄질화막_스토리지전극(43a)/탄탈륨산화막(45)/티타늄질화막_플레이트전극(46)의 적층 구조를 형성한다.Subsequently, a tantalum oxide film (Ta 2 O 5 ) 45 is deposited by chemical vapor deposition (CVD) on the entire surface including the exposed titanium nitride film_storage electrode 43a and deposited on the tantalum oxide film 45. A second titanium nitride film (TiN 46) is deposited as the plate electrode. Although not shown in the drawing, the second titanium nitride film 46 and the tantalum oxide film 45 are selectively etched in a subsequent process so that the titanium nitride film-storage electrode 43a is etched. ) / Tantalum oxide film 45 / titanium nitride film_plate electrode 46 is formed.
본 발명의 바람직한 다른 실시예로서, 오목 구조를 갖는 캐패시터 제조시에도 상술한 실시예를 적용할 수 있는데, 오목 구조는 스토리지전극 형성시에 스토리지전극의 화학적기계적연마후 산화막 습식식각 공정을 실시하지 않아 각각 캐패시터의 스토리지전극 사이를 캐패시터 산화막이 지지하고 있는 구조이다.As another preferred embodiment of the present invention, the above-described embodiments may be applied to the manufacture of a capacitor having a concave structure, but the concave structure does not perform an oxide wet etching process after chemical mechanical polishing of the storage electrode at the time of forming the storage electrode. Each capacitor oxide film is supported between the storage electrodes of the capacitor.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 고온에서 배리어메탈 을 티타늄 증착과 동시에 티타늄실리사이드(TiSi2)의 단일박막으로 형성하므로써 폴리실리콘 리세스 공정, 배리어메탈 증착 및 화학적기계적연마 공정을 생략시켜 캐패시터의 제조 공정을 단순화시킬 수 있는 효과가 있으며, 캐패시터 산화막 식각후 배리어메탈로서 티타늄실리사이드(TiSi2)를 형성하므로써 캐패시터 산화막 식각 공정에서 발생되는 케미컬 및 플라즈마에 의한 배리어메탈의 손실을 방지할 수 있는 효과가 있다.As described above, the method of manufacturing the capacitor of the present invention eliminates the polysilicon recess process, the barrier metal deposition process, and the chemical mechanical polishing process by forming the barrier metal at a high temperature with a single thin film of titanium silicide (TiSi 2 ) at the same time. It is effective to simplify the manufacturing process of the capacitor, and by forming titanium silicide (TiSi 2 ) as a barrier metal after etching the capacitor oxide film, it is possible to prevent the loss of the barrier metal by chemical and plasma generated in the capacitor oxide film etching process. It works.
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