KR20010004276A - Method of forming a storage node for a capacitor - Google Patents

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Abstract

PURPOSE: A method for making a lower electrode of a capacitor is provided to improve capacitance and to realize a simplified process by using a tungsten nitride layer as an adhesive layer and a barrier to the lower electrode. CONSTITUTION: A semiconductor substrate(11) is provided with an insulating layer(12). The insulating layer(12) is selectively etched to form a plug hole exposing a part of the substrate(11). The plug hole is then filled with a polysilicon plug(13). Next, a capping oxide is formed and etched such that the polysilicon plug(13) and the insulating layer(12) around the plug(13) are exposed. Thereafter, a tungsten nitride layer and a tungsten layer are successively deposited on the exposed surfaces, and then polished. Next, the capping oxide is removed, and a heat treatment process is continued. Thereby, the tungsten nitride layer and the tungsten layer make a lower electrode(16A) of tungsten, and the tungsten nitride layer above the polysilicon plug(13) is turned into a tungsten silicide nitride(17).

Description

캐패시터의 하부전극 형성 방법{Method of forming a storage node for a capacitor}Method of forming a lower electrode of a capacitor {Method of forming a storage node for a capacitor}

본 발명은 캐패시터의 하부전극 형성 방법에 관한 것으로, 특히 하부 금속층-절연막-상부 금속층(Metal-Insulator-Metal; 이하 MIM이라 함) 구조의 캐패시터에서 캐패시터의 하부전극으로 사용되는 하부 금속층의 접착 특성을 향상시켜 캐패시터의 축전용량과 누설전류 특성을 개선할 수 있는 캐패시터의 하부전극 형성 방법에 관한 것이다.The present invention relates to a method of forming a lower electrode of a capacitor, and in particular, to bond characteristics of a lower metal layer used as a lower electrode of a capacitor in a capacitor having a lower metal layer-insulation-top metal layer structure (hereinafter referred to as MIM). The present invention relates to a method of forming a lower electrode of a capacitor capable of improving the capacitance and leakage current characteristics of the capacitor.

최근 1Gbit DRAM 이상의 반도체 소자에서 캐패시터의 유전체막은 주로 탄탈륨 옥사이드(Ta2O5)를 이용하여 형성한다. 이것은 Ta2O5가 열적, 화학적 안정성 및 CVD 증착에 의한 층덮힘 특성이 기존의 NO 또는 ONO 구조의 유전체막에 비해 우수하기 때문이다. 현재까지 Ta2O5를 유전체막으로 사용하는 캐패시터는 금속층-절연층-실리콘층(Metal-Insulator-Silicon; MIS) 구조로 형성된다. 이와 같은 MIS 구조 캐패시터의 하부전극은 예를 들어, RTN 처리 폴리실리콘을 사용하여 형성하고 상부전극은 TiN을 이용하여 형성한다. 그러나 소자의 집적도가 향상되고 보다 큰 축전 용량을 확보하기 위해서는 하부전극도 금속재료를 사용하여 형성하는 MIM 구조의 적용이 필수적이다.Recently, a dielectric film of a capacitor is formed mainly of tantalum oxide (Ta 2 O 5 ) in a semiconductor device of 1Gbit DRAM or more. This is because Ta 2 O 5 has superior thermal, chemical stability, and layer covering properties by CVD deposition compared with the conventional NO or ONO structure dielectric film. To date, a capacitor using Ta 2 O 5 as a dielectric film is formed of a metal layer-insulating layer-silicon layer (MIS) structure. The lower electrode of the MIS structure capacitor is formed using, for example, RTN-treated polysilicon and the upper electrode is formed using TiN. However, in order to improve the degree of integration of the device and to secure a larger capacitance, it is essential to apply the MIM structure in which the lower electrode is formed using a metal material.

캐패시터의 유전체막으로 Ta2O5을 사용하는 대신 BST, PZT, YI(SBT) 등의 높은 유전상수를 갖는 재료를 사용할 수 있다. 이러한 물질을 사용하는 경우에도 하부 및 상부전극의 제조는 매우 중요하며, 특히 전극재료와 유전층과의 계면 반응은 최대한 억제되어야 하고 우수한 스텝 커버리지(step coverage)가 요구된다. 현재 전극재료로 연구되고 있는 Pt, RuO2는 화학적 안정성이 좋아 유전층과의 계면특성이 우수한 반면, 식각특성이 열악하며 스텝 커퍼리지가 우수한 CVD 방법으로 제조하는데 어려움이 따른다. 그리고 TiN은 유전층과의 계면 안정성 및 스텝 커버리지가 불량하다. 그러나 하부전극 재료로써 텅스텐을 이용하는 경우에는 우수한 식각 특성을 얻을 수 있고 스텝 커버리지가 우수하며 유전층과의 계면을 안정적으로 유지할 수 있기 때문에, MIM 구조의 캐패시터에서 하부전극 재료로 텅스텐(W)을 사용하는 것이 유리하다. CVD 텅스텐을 이용하여 실린더 구조의 캐패시터를 형성하기 위해서는 텅스텐층과 절연막과의 접착특성을 향상시키고 폴리실리콘과 텅스텐층과의 접촉 특성을 향상시키기 위하여 절연막과의 접착층 또는 하부 폴리실리콘 플러그와의 장벽층이 필요하다. 접착층 또는 장벽층으로는 주로 TiN이 사용되고 있는데, TiN은 캐핑 산화막 제거 공정 후에도 실린더 외벽에 남아 있기 때문에 TiN 제거를 위한 별도의 공정이 필요하다. 또한, 금속 하부전극은 일반적으로 실리콘에 비하여 내산화성이 취약하므로 Ta2O5의 증착과 결정화를 위한 후속 열공정 동안의 열안정성(내산화성)이 열악한 문제점이 있다. 이에 따라 캐패시터의 축전용량이 적고 누설전류 특성이 열악해지는 단점이 있다.Instead of using Ta 2 O 5 as the dielectric film of the capacitor, a material having a high dielectric constant such as BST, PZT, YI (SBT) can be used. Even when using such a material, the manufacture of the lower and upper electrodes is very important. In particular, the interfacial reaction between the electrode material and the dielectric layer should be suppressed as much as possible and excellent step coverage is required. Pt and RuO 2 , which are currently being studied as electrode materials, have good chemical stability and have excellent interfacial properties with dielectric layers. In addition, TiN has poor interface stability and step coverage with the dielectric layer. However, when tungsten is used as the lower electrode material, excellent etching characteristics, excellent step coverage, and stable interface with the dielectric layer are used. Therefore, tungsten (W) is used as the lower electrode material in the capacitor of the MIM structure. It is advantageous. In order to form a capacitor having a cylindrical structure using CVD tungsten, the adhesion layer between the tungsten layer and the insulating film and the contact layer between the insulating film or the lower polysilicon plug in order to improve the contact property between the polysilicon and the tungsten layer are improved. This is necessary. TiN is mainly used as an adhesive layer or a barrier layer. Since TiN remains on the outer wall of the cylinder even after the capping oxide removal process, a separate process for removing TiN is required. In addition, since the metal lower electrode is generally poor in oxidation resistance compared to silicon, there is a problem in that thermal stability (oxidation resistance) is poor during subsequent thermal processes for deposition and crystallization of Ta 2 O 5 . Accordingly, there is a disadvantage in that the capacitance of the capacitor is small and the leakage current characteristic is poor.

따라서, 본 발명은 MIM 구조의 캐패시터에서 하부전극와 절연막과의 접착층 및 하부 폴리실리콘 플러그와의 장벽층으로서 텅스텐 나이트라이드(WNx)를 이용하므로써, 캐패시터의 축전용량과 동작속도를 향상시킬 수 있는 캐패시터의 하부전극 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention uses a tungsten nitride (WN x ) as an adhesive layer between the lower electrode and the insulating film and a barrier layer between the lower polysilicon plug in the capacitor of the MIM structure, thereby improving the capacitance and the operating speed of the capacitor. It is an object of the present invention to provide a method for forming a lower electrode.

상술한 목적을 달성하기 위한 본 발명에 따른 캐패시터의 하부전극 형성 방법은 하부구조가 형성된 반도체 기판 상에 절연막을 형성하고 상기 절연막의 선택된 영역을 제거하여 상기 반도체 기판이 노출되는 플러그 홀을 형성하는 단계; 전체구조 상에 폴리실리콘층을 형성하고 절연막이 노출되는 시점까지 식각하여 플러그 홀 내에 폴리실리콘 플러그를 형성하는 단계; 전체구조 상에 캐핑 산화막을 형성한 후 상기 캐핑 산화막의 선택된 영역을 제거하여 폴리실리콘 플러그 및 그 주변의 상기 절연막 일부를 노출시키는 단계; 상기 하부전극 형성용 홀을 포함하는 전체구조 상에 텅스텐 나이트라이드층을 형성하는 단계; 전체구조 상에 하부전극용 텅스텐층을 형성하는 단계; 상기 캐핑 산화막 상의 텅스텐층 및 텅스텐 나이트라이드층을 제거하는 단계; 노출된 상기 캐핑 산화막을 제거하는 단계; 및 상기 단계로부터 열처리 공정을 실시하고, 이로 인하여 텅스텐층 외측벽의 텅스텐 나이트라이드층의 질소성분이 외부확산되고, 상기 폴리실리콘 플러그와 텅스텐층 계면의 텅스텐 나이트라이드층이 텅스텐 실리사이드 나이트라이드화되는 단계를 포함하여 이루어지는 것을 특징으로 한다According to another aspect of the present invention, there is provided a method of forming a lower electrode of a capacitor, the method including forming an insulating film on a semiconductor substrate on which a lower structure is formed and removing a selected region of the insulating film to form a plug hole through which the semiconductor substrate is exposed. ; Forming a polysilicon layer on the entire structure and etching the insulating layer to a point where the insulating layer is exposed to form a polysilicon plug in the plug hole; Forming a capping oxide film on the entire structure, and then removing a selected region of the capping oxide film to expose a polysilicon plug and a portion of the insulating film around it; Forming a tungsten nitride layer on the entire structure including the lower electrode forming hole; Forming a tungsten layer for the lower electrode on the entire structure; Removing a tungsten layer and a tungsten nitride layer on the capping oxide layer; Removing the exposed capping oxide film; And performing a heat treatment process from the step, whereby the nitrogen component of the tungsten nitride layer on the outer wall of the tungsten layer is externally diffused, and the tungsten nitride layer at the interface between the polysilicon plug and the tungsten layer is tungsten silicide nitrided. Characterized in that it comprises

도 1a 내지 1g는 본 발명의 실시 예에 따른 캐패시터의 하부전극 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.1A to 1G are cross-sectional views of devices sequentially illustrated to explain a method of forming a lower electrode of a capacitor according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>

11 : 반도체 기판 12 : 절연막11 semiconductor substrate 12 insulating film

13 : 폴리실리콘 플러그 14 : 캐핑 산화막13: polysilicon plug 14: capping oxide film

15 : 텅스텐 나이트라이드층 16 : 하부전극(텅스텐층)15: tungsten nitride layer 16: lower electrode (tungsten layer)

17 : 텅스텐 실리콘 나이트라이드층17: tungsten silicon nitride layer

본 발명은 캐패시터의 유전체막으로 Ta2O5등의 높은 유전상수를 갖는 재료를 사용할 때 이에 대한 하부전극으로 텅스텐(W)을 사용하며, 하부전극을 형성하기 전 접착층 및 장벽층으로 사용하기 위한 텅스텐 나이트라이드(WNx)를 형성한다. WNx형성 후 하부전극용 텅스텐을 증착하고 실린더 구조로 정형한 다음 열처리를 실시하게 되면, 실린더 외측벽의 WNx의 질소성분은 회부확산되어 실린더는 텅스텐만으로 이루어지게 되고, 하부의 폴리실리콘 플러그과 텅스텐과의 계면에 형성된 WNx는 텅스텐 실리콘 나이트라이드(WSiN)화되어 우수한 접착 및 장벽 특성을 얻을 수 있게 된다.The present invention uses tungsten (W) as a lower electrode when a material having a high dielectric constant such as Ta 2 O 5 is used as a dielectric film of a capacitor, and is used as an adhesive layer and a barrier layer before forming the lower electrode. Tungsten nitride (WN x ) is formed. After forming WN x and depositing tungsten for the lower electrode, shaping it into a cylinder structure and performing heat treatment, the nitrogen content of WN x in the outer wall of the cylinder is diffused to make the cylinder only made of tungsten, and the lower polysilicon plug and tungsten WN x formed at the interface of tungsten silicon nitride (WSiN) can be obtained to obtain excellent adhesion and barrier properties.

그러면, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1g는 본 발명의 실시 예에 따른 캐패시터의 하부전극 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of devices sequentially illustrated to explain a method of forming a lower electrode of a capacitor according to an embodiment of the present invention.

도 1a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(11) 상에 절연막(12)을 형성하고 포토리소그라피 공정 및 식각 공정으로 절연막(12)의 선택된 영역을 제거하여 반도체 기판(11)이 노출되는 플러그 홀을 형성한다. 이후, 전체구조 상에 폴리실리콘층을 형성하고 절연막(12)이 노출되는 시점까지 평탄화하여 플러그 홀 내에 폴리실리콘 플러그(13)를 형성한다.As shown in FIG. 1A, an insulating film 12 is formed on a semiconductor substrate 11 having a lower structure, and a selected region of the insulating film 12 is removed by a photolithography process and an etching process to expose the semiconductor substrate 11. To form a plug hole. Thereafter, a polysilicon layer is formed on the entire structure and planarized to a time point at which the insulating layer 12 is exposed to form a polysilicon plug 13 in the plug hole.

도 1b에 도시된 바와 같이, 절연막(12) 및 폴리실리콘 플러그(13)가 형성된 전체구조 상에 캐핑 산화막(14)을 형성한 후, 포토리소그라피 공정 및 식각 공정으로 캐핑 산화막(14)의 선택된 영역을 제거하여 폴리실리콘 플러그(13) 및 그 주변의 절연막(12) 일부가 노출되는 하부전극 형성용 홀을 형성한다. 캐핑 산화막(14)은 예를 들어, PSG를 이용하여 형성한다. 여기에서, 하부전극 형성용 홀은 트렌치 구조를 사용하는 것도 가능하다.As shown in FIG. 1B, after the capping oxide film 14 is formed on the entire structure in which the insulating film 12 and the polysilicon plug 13 are formed, the selected region of the capping oxide film 14 is subjected to a photolithography process and an etching process. By removing the polysilicon plug, a hole for forming a lower electrode through which the polysilicon plug 13 and a portion of the insulating layer 12 around it is exposed is formed. The capping oxide film 14 is formed using, for example, PSG. Here, the lower electrode forming hole may use a trench structure.

도 1c에 도시된 바와 같이, 하부전극 형성용 홀을 포함하는 전체구조 상에 텅스텐 나이트라이드(WNx)층(15)을 형성한다. 텅스텐 나이트라이드층(15)은 화학기상증착(CVD) 또는 물리기상증착(PVD) 방법에 의해 30 내지 1000Å의 두께로 형성한다. 또한, 텅스텐 나이트라이드층(15) 형성시 질소는 3 내지 25at%가 되도록 한다.As shown in FIG. 1C, a tungsten nitride (WN x ) layer 15 is formed on the entire structure including the hole for forming the lower electrode. The tungsten nitride layer 15 is formed to a thickness of 30 to 1000 kPa by chemical vapor deposition (CVD) or physical vapor deposition (PVD) method. In addition, when forming the tungsten nitride layer 15, nitrogen is 3 to 25at%.

도 1d에 도시된 바와 같이, 전체구조 상에 하부전극용 텅스텐층(16)을 형성한다. 텅스텐층(16)은 화학기상증착(CVD) 방법에 의해 50 내지 2000Å의 두께로 형성한다. 본 실시예에서는 실린더형 캐패시터의 예를 설명하고 있지만, 하부전극용 텅스텐을 두껍게 형성하여 하부전극을 평판 구조로 형성하는 것도 가능하다.As shown in FIG. 1D, a tungsten layer 16 for lower electrodes is formed on the entire structure. The tungsten layer 16 is formed to a thickness of 50 to 2000 kPa by chemical vapor deposition (CVD). In the present embodiment, an example of a cylindrical capacitor has been described, but it is also possible to form a lower electrode tungsten to form a lower electrode in a flat structure.

도 1e에 도시된 바와 같이, 캐핑 산화막(14) 상의 텅스텐층(16) 및 텅스텐 나이트라이드층(15)을 제거한다. 텅스텐층(16) 및 텅스텐 나이트라이드층(15)은 화학적 기계적 연마(CMP) 공정 또는 에치백에 의해 제거한다.As shown in FIG. 1E, the tungsten layer 16 and the tungsten nitride layer 15 on the capping oxide film 14 are removed. Tungsten layer 16 and tungsten nitride layer 15 are removed by chemical mechanical polishing (CMP) process or etch back.

도 1f에 도시된 바와 같이, 노출된 캐핑 산화막(14)을 제거하여 텅스텐/텅스텐 나이트라이드층(16/15)으로 된 실린더 구조를 형성한다.As shown in Fig. 1F, the exposed capping oxide film 14 is removed to form a cylinder structure of tungsten / tungsten nitride layers 16/15.

도 1g는 열처리 공정을 실시한 후의 소자의 단면도이다. 열처리 공정에 의해 실린더 구조 외측벽의 텅스텐 나이트라이드층(15)은 질소성분이 외부확산되어 결과적으로 내외벽이 모두 텅스텐인 실린더 형태(16A)인 하부전극이 형성되며, 폴리실리콘 플러그(13)와 텅스텐층(16) 계면의 텅스텐 나이트라이드층(15)은 텅스텐 실리사이드 나이트라이드(WSiN)화(17)된다. 여기에서, 열처리 공정은 400 내지 1000℃의 온도범위에서 실시하며, 급속 열처리 공정(RTP) 또는 튜브 어닐링(tube annealing) 공정으로 실시한다. 본 발명에서는 이러한 열처리 공정에 의해 실린더 구조 외측벽의 텅스텐 나이트라이드층(15) 내에 포함된 질소성분을 외부확산시켜 실린더 구조 전체를 텅스텐하므로, 하부전극 형성 후 텅스텐 나이트라이드층을 제거하기 위한 별도의 공정 단계를 생략할 수 있는 장점이 있다.1G is a cross-sectional view of the device after the heat treatment step is performed. By the heat treatment process, the tungsten nitride layer 15 of the outer wall of the cylinder structure is externally diffused with nitrogen, and as a result, a lower electrode having a cylinder shape 16A in which both inner and outer walls are tungsten is formed, and the polysilicon plug 13 and the tungsten The tungsten nitride layer 15 at the layer 16 interface is tungsten silicide nitride (WSiN) 17. Here, the heat treatment process is carried out in a temperature range of 400 to 1000 ℃, it is carried out by a rapid heat treatment process (RTP) or tube annealing (tube annealing) process. In the present invention, since the entirety of the cylinder structure is tungsten by externally diffusing nitrogen contained in the tungsten nitride layer 15 of the cylinder outer wall by the heat treatment process, a separate process for removing the tungsten nitride layer after forming the lower electrode The advantage is that the step can be omitted.

이후, Ta2O5등의 높은 유전 상수를 갖는 유전체막을 형성하고 상부전극 구조를 형성하면 MIM 구조의 캐패시터가 형성되게 된다.Subsequently, when a dielectric film having a high dielectric constant such as Ta 2 O 5 is formed and an upper electrode structure is formed, a capacitor having a MIM structure is formed.

상술한 바와 같이, 본 발명에 따르면 MIM 구조의 캐패시터 형성시 하부전극을 형성하기 전 층덮힘 특성이 우수한 텅스텐 나이트라이드층을 접착층 및 장벽층으로 형성하므로써, 실린더 또는 트랜치 구조와 MPS(Metastable Poly-Si) 구조 등의 복잡한 축전기 구조에서도 우수한 도포성을 유지할 수 있어 캐패시터의 전극 면적을 증가시킬 수 있고 이에 따라 축전 용량을 향상시킬 수 있다. 또한, 하부전극 형성 후 열처리 공정에 의해 하부전극 외벽의 텅스텐 나이트라이드막 내에 포함된 질소 성분을 외부확산시켜 하부전극 전체를 텅스텐화하므로써, 텅스텐 나이트라이드막을 제거하기 위한 별도의 공정을 생략할 수 있고, 이에 따라 공정 단순화로 인한 제조 원가를 감소시킬 수 있는 효과가 있다.As described above, according to the present invention, by forming a tungsten nitride layer having excellent layer covering characteristics as an adhesive layer and a barrier layer before forming a lower electrode when forming a capacitor having a MIM structure, a cylinder or trench structure and a metastable poly-Si (MPS) layer are formed. Excellent applicability can be maintained even in a complex capacitor structure such as a) structure, thereby increasing the electrode area of the capacitor, thereby improving the capacitance. In addition, by forming the lower electrode and externally diffusing the nitrogen component contained in the tungsten nitride film on the outer wall of the lower electrode by the heat treatment process, the entire lower electrode is tungstenized, so that a separate process for removing the tungsten nitride film can be omitted. Therefore, there is an effect that can reduce the manufacturing cost due to the process simplification.

Claims (7)

하부구조가 형성된 반도체 기판 상에 절연막을 형성하고 상기 절연막의 선택된 영역을 제거하여 상기 반도체 기판이 노출되는 플러그 홀을 형성하는 단계;Forming an insulating film on the semiconductor substrate on which the substructure is formed, and removing a selected region of the insulating film to form a plug hole exposing the semiconductor substrate; 전체구조 상에 폴리실리콘층을 형성하고 절연막이 노출되는 시점까지 식각하여 플러그 홀 내에 폴리실리콘 플러그를 형성하는 단계;Forming a polysilicon layer on the entire structure and etching the insulating layer to a point where the insulating layer is exposed to form a polysilicon plug in the plug hole; 전체구조 상에 캐핑 산화막을 형성한 후 상기 캐핑 산화막의 선택된 영역을 제거하여 폴리실리콘 플러그 및 그 주변의 상기 절연막 일부를 노출시키는 단계;Forming a capping oxide film on the entire structure, and then removing a selected region of the capping oxide film to expose a polysilicon plug and a portion of the insulating film around it; 상기 하부전극 형성용 홀을 포함하는 전체구조 상에 텅스텐 나이트라이드층을 형성하는 단계;Forming a tungsten nitride layer on the entire structure including the lower electrode forming hole; 전체구조 상에 하부전극용 텅스텐층을 형성하는 단계;Forming a tungsten layer for the lower electrode on the entire structure; 상기 캐핑 산화막 상의 텅스텐층 및 텅스텐 나이트라이드층을 제거하는 단계;Removing a tungsten layer and a tungsten nitride layer on the capping oxide layer; 노출된 상기 캐핑 산화막을 제거하는 단계; 및Removing the exposed capping oxide film; And 상기 단계로부터 열처리 공정을 실시하고, 이로 인하여 텅스텐층 외측벽의 텅스텐 나이트라이드층의 질소성분이 외부확산되고, 상기 폴리실리콘 플러그와 텅스텐층 계면의 텅스텐 나이트라이드층이 텅스텐 실리사이드 나이트라이드화되는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.Performing a heat treatment process from the step, thereby externally diffusing the nitrogen component of the tungsten nitride layer on the outer wall of the tungsten layer, and tungsten silicide nitrideization of the tungsten nitride layer at the interface between the polysilicon plug and the tungsten layer The lower electrode forming method of the capacitor, characterized in that made. 제 1 항에 있어서,The method of claim 1, 상기 캐핑 산화막 PSG를 이용하여 형성하는 것을 특징으로 하는캐패시터의 하부전극 형성 방법.And forming the capping oxide layer PSG. 제 1 항에 있어서,The method of claim 1, 상기 텅스텐 나이트라이드층은 30 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.The tungsten nitride layer is formed to a thickness of 30 to 1000Å of the lower electrode of the capacitor, characterized in that formed. 제 1 항에 있어서,The method of claim 1, 상기 텅스텐 나이트라이드층 형성시 나이트라이드의 양은 3 내지 25at%가 되도록 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.The method of forming the lower electrode of the capacitor, characterized in that the amount of nitride when forming the tungsten nitride layer to be 3 to 25 at%. 제 1 항에 있어서,The method of claim 1, 상기 텅스텐층은 화학기상증착 방법에 의해 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.The tungsten layer is formed by a chemical vapor deposition method, the method of forming a lower electrode of a capacitor. 제 1 항에 있어서,The method of claim 1, 상기 텅스텐층은 50 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.The tungsten layer is a lower electrode forming method of a capacitor, characterized in that formed to a thickness of 50 to 2000Å. 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 400 내지 1000℃의 온도범위에서 실시하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.The heat treatment process is a method of forming a lower electrode of a capacitor, characterized in that carried out in a temperature range of 400 to 1000 ℃.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399071B1 (en) * 2001-05-03 2003-09-26 주식회사 하이닉스반도체 Method for fabricating capacitor
US7078777B2 (en) * 2001-11-29 2006-07-18 Elpida Memory, Inc. Semiconductor device having a low-resistance gate electrode
KR100623590B1 (en) * 2004-07-29 2006-09-19 주식회사 하이닉스반도체 Method for forming cylindrical capacitor in semiconductor memory device
KR100688054B1 (en) * 2001-06-30 2007-02-28 주식회사 하이닉스반도체 Method for fabricating concave capacitor in ferroelectric semiconductor device
KR100722986B1 (en) * 2001-06-30 2007-05-30 주식회사 하이닉스반도체 Method for fabricating capacitor
KR100772530B1 (en) * 2001-06-30 2007-11-01 주식회사 하이닉스반도체 Method for forming concave capacitor in semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165356B1 (en) * 1995-12-14 1998-12-15 김광호 Process of fabricating selective tungsten nitride thin film and capacitor using it
KR100430687B1 (en) * 1996-12-31 2004-08-02 주식회사 하이닉스반도체 Method of forming metal line of semiconductor device for improving anti-diffusion performance and electrical properties
KR19980065732A (en) * 1997-01-14 1998-10-15 김광호 Method of manufacturing a capacitor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399071B1 (en) * 2001-05-03 2003-09-26 주식회사 하이닉스반도체 Method for fabricating capacitor
KR100688054B1 (en) * 2001-06-30 2007-02-28 주식회사 하이닉스반도체 Method for fabricating concave capacitor in ferroelectric semiconductor device
KR100722986B1 (en) * 2001-06-30 2007-05-30 주식회사 하이닉스반도체 Method for fabricating capacitor
KR100772530B1 (en) * 2001-06-30 2007-11-01 주식회사 하이닉스반도체 Method for forming concave capacitor in semiconductor device
US7078777B2 (en) * 2001-11-29 2006-07-18 Elpida Memory, Inc. Semiconductor device having a low-resistance gate electrode
KR100623590B1 (en) * 2004-07-29 2006-09-19 주식회사 하이닉스반도체 Method for forming cylindrical capacitor in semiconductor memory device

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