KR100694995B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents

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    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 소정의 접합영역과 캐패시터를 전기적으로 접속하기 위한 콘택플러그 하부에 확산방지막과 캐패시터의 하부전극을 형성하기 위해 사용하는 시드층을 형성함과 아울러 콘택플러그를 전기도금법을 이용하여 형성함으로써, 하부전극과 유전체막을 형성하기 위한 소정의 열처리공정시 가해지는 산소의 영향이 최소화되어 확산방지막이 산화되는 것을 방지함과 아울러 콘택플러그가 형성될 콘택홀의 내부가 빈공간없이 완전히 매립되어 캐패시터의 전기적인 특성을 개선하여 0.1㎛이하의 셀 제조에 적용할 수 있는 반도체 소자의 캐패시터 제조 방법을 제시함에 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, comprising forming a seed layer used to form a diffusion barrier layer and a lower electrode of a capacitor under a contact plug for electrically connecting a predetermined junction region and a capacitor. By forming the plug using the electroplating method, the influence of oxygen applied during the predetermined heat treatment process for forming the lower electrode and the dielectric film is minimized to prevent the diffusion barrier from being oxidized and the inside of the contact hole where the contact plug is to be formed is prevented. The present invention provides a method of manufacturing a capacitor of a semiconductor device that can be applied to a cell fabrication of 0.1 μm or less by improving the electrical characteristics of a capacitor, which is completely embedded without empty space.

시드층, ECD, 콘택플러그, 캐패시터Seed Layer, ECD, Contact Plug, Capacitor

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device} Method of manufacturing a capacitor in semiconductor device             

도 1(a) 내지 도 1(d)는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of a semiconductor device sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
2 (a) to 2 (d) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명>     <Explanation of symbols for the main parts of the drawings>

1,31 : 반도체 기판 2,32 : 게이트절연막1,31 semiconductor substrate 2,32 gate insulating film

3,33 : 도전층 4,34 : 절연층3,33: conductive layer 4,34: insulating layer

5,35 : 게이트전극 6,36 : 스페이서5,35 gate electrode 6,36 spacer

7,37 : 제 1 층간절연막 8,41 : 제 1 콘택플러그7,37: first interlayer insulating film 8,41: first contact plug

9,43 : 비트라인 10,44 : 산화막 9,43: bit line 10,44: oxide film

11,45 : 질화막 12,46 : 제 2 층간절연막 11,45 nitride film 12,46 second interlayer insulating film

13,38 : 다결정실리콘 14 : 오믹콘택층13,38 polysilicon 14: ohmic contact layer

15,39,40 : 확산방지막 16,47 : 제 2 콘택플러그 15,39,40: diffusion barrier 16,47: second contact plug                 

17,42 : 시드층 18,48 : 더미패턴층 17,42: seed layer 18,48: dummy pattern layer

19,49 : 하부전극 20,40 : 유전체막19,49: lower electrode 20,40: dielectric film

21,51 : 상부전극
21,51: upper electrode

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 소정의 접합영역과 캐패시터를 전기적으로 접속하기 위한 콘택플러그 하부에 확산방지막과 캐패시터의 하부전극을 형성하기 위해 사용하는 시드층을 형성함과 아울러 콘택플러그를 전기도금법(Electro-Chemical Deposition : ECD)을 이용하여 형성함으로써, 하부전극과 유전체막을 형성하기 위한 소정의 열처리공정시 가해지는 산소의 영향이 최소화되어 확산방지막이 산화되는 것을 방지함과 아울러 콘택플러그가 형성될 콘택홀의 내부가 빈공간없이 완전히 매립되어 캐패시터의 전기적인 특성을 개선하여 0.1㎛이하의 셀 제조에 적용할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device. In particular, a seed layer for forming a diffusion barrier layer and a lower electrode of a capacitor is formed below a contact plug for electrically connecting a predetermined junction region and a capacitor. By forming the contact plug using electro-chemical deposition (ECD), the influence of oxygen applied during the predetermined heat treatment process for forming the lower electrode and the dielectric film is minimized to prevent the diffusion barrier from being oxidized. The present invention relates to a method for manufacturing a capacitor of a semiconductor device which can be applied to a cell fabrication of 0.1 μm or less by improving the electrical characteristics of a capacitor by completely filling the inside of a contact hole where a contact plug is to be formed.

현재, 0.10㎛이하의 셀 크기를 가지는 DRAM 소자를 구현하기 위해서는 셀 폭과 높이의 비율이 1:10 정도인 3차원적 입체구조의 캐패시터와 콘캐이브(Concave)구조의 캐패시터를 형성하기 위한 개발이 활발히 진행중인 추세이다. Currently, in order to realize DRAM devices having a cell size of 0.10 μm or less, developments for forming three-dimensional three-dimensional capacitors and capacitors having a concave structure having a cell width-to-height ratio of about 1:10 have been developed. The trend is active.

통상, 고유전율 및 저누설전류의 특성을 구현하기 위해 하부전극을 Pt, Ru 및 Ir과 같은 귀금속으로 형성한 캐패시터가 널리 사용되고 있다. 이와 같은 귀금속을 캐패시터의 하부전극으로 이용하기 위해서는 일반화되어 있는 전기도금법(ECD)이 많이 사용된다. In general, capacitors having lower electrodes formed of precious metals such as Pt, Ru, and Ir are widely used to realize characteristics of high dielectric constant and low leakage current. In order to use such a precious metal as a lower electrode of a capacitor, a generalized electroplating method (ECD) is used.

전기도금법(ECD)을 이용하여 소정 부위에 선택적으로 귀금속을 증착하기 위해서는 귀금속이 소정 부위에 증착되도록 더미패턴(dummy pattern)이 필요하게 된다. 더미패턴에 사용되는 물질로는 일반적으로 SiO2가 사용됨과 아울러 더미패턴의 일부는 시드(seed)로 작용하기 위해 전공정에서 형성되는 귀금속이노출되도록 패터닝된다. 이렇게 시드로 작용하기 위해 형성되는 귀금속이 노출되도록 패터닝된 더미패턴 사이에는 전기도금법(ECD)에 의해 또 다른 귀금속이 증착된다.In order to selectively deposit a noble metal at a predetermined site by using electroplating (ECD), a dummy pattern is required to deposit the noble metal at a predetermined site. In general, SiO 2 is used as the material for the dummy pattern, and a part of the dummy pattern is patterned to expose the noble metal formed in the previous process to act as a seed. Another precious metal is deposited by electroplating (ECD) between the dummy patterns patterned to expose the precious metal formed to act as a seed.

그러나, 하부전극을 형성하는 귀금속이 더미패턴층의 SiO2보다 식각 프로파일(Etch profile)이 우수하지 못해 0.10㎛이하의 셀 크기를 가진 DRAM 소자에 적용하기에는 한계가 있다. However, since the noble metal forming the lower electrode is not superior to the SiO 2 of the dummy pattern layer, the noble metal is limited to be applied to DRAM devices having a cell size of 0.10 μm or less.

이런 문제를 해결하기 위해 콘캐이브 구조로 캐패시터를 형성하거나, 전기도금법(ECD)를 이용하여 캐패시터를 형성하는 방법이 대두되고 있다. In order to solve this problem, a method of forming a capacitor with a concave structure or forming a capacitor using an electroplating method (ECD) has emerged.

이를 도 1(a) 내지 도 1(d)를 결부하여 상세히 설명하면 다음과 같다. This will be described in detail with reference to FIGS. 1 (a) to 1 (d) as follows.

도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1)에 액티브영역과 필드영역을 확정하기 위한 필드산화막(도시되지 않음)이 형성된다. 필드산화막을 포함한 전체 구조 상부에는 게이트전극(5)이 형성된다. Referring to Fig. 1A, first, a field oxide film (not shown) for defining an active region and a field region is formed on a semiconductor substrate 1 having a predetermined structure. The gate electrode 5 is formed on the entire structure including the field oxide film.

게이트전극(5)은 게이트절연막(2), 도전층(3) 및 절연층(4)이 순차적으로 증 착된 후, 패터닝되어 형성된다. 이후, 게이트전극(5)의 양측면에는 후속 식각공정시, 자신을 보호하기 위한 스페이서(6)가 형성된다.The gate electrode 5 is formed by sequentially depositing the gate insulating film 2, the conductive layer 3, and the insulating layer 4, and then patterning the gate insulating film 2. Subsequently, spacers 6 are formed on both sides of the gate electrode 5 to protect itself during the subsequent etching process.

스페이서(6)를 포함한 전체 구조 상부에는 제 1 층간절연층(7)이 증착된 후, 게이트전극(5)이 노출되도록 패터닝되어 형성됨과 아울러 인접해 있는 게이트전극(5)간에 위치한 반도체 기판(1)의 소정 부위가 노출되어 제 1 콘택홀이 형성되도록 패터닝되어 형성된다. The first interlayer insulating layer 7 is deposited on the entire structure including the spacers 6, and then patterned to expose the gate electrode 5, and the semiconductor substrate 1 positioned between adjacent gate electrodes 5. Patterned to form a first contact hole by exposing a predetermined portion.

도 1(b)를 참조하면, 이후, 게이트전극(5)간에 형성된 제 1 콘택홀을 메우도록 다결정실리콘이 직접 증착된 후, 패터닝되거나, 성장법에 의해 성장되어 제 1 콘택플러그(8)가 형성된다. Referring to FIG. 1B, after the polysilicon is directly deposited to fill the first contact hole formed between the gate electrodes 5, the first contact plug 8 is patterned or grown by a growth method. Is formed.

이후, 전체 구조 상부에는 금속물질 또는 귀금속물질이 증착된 후, 패터닝되어 소정 부위에 비트라인(9)이 형성된다.Thereafter, a metal material or a noble metal material is deposited on the entire structure, and then patterned to form a bit line 9 at a predetermined portion.

도 1(c)를 참조하면, 이후, 비트라인(9)을 포함한 전체 구조 상부에는 산화막(10)과 질화막(11)이 순차적으로 형성된 적층구조의 제 2 층간절연층(12)이 형성된다. 질화막(11)은 산화막(10)과의 식각 선택비가 우수한 물질로 형성된다. Referring to FIG. 1C, a second interlayer insulating layer 12 having a stacked structure in which an oxide film 10 and a nitride film 11 are sequentially formed is formed on the entire structure including the bit line 9. The nitride film 11 is formed of a material having an excellent etching selectivity with respect to the oxide film 10.

이후, 제 1 콘택플러그(8)가 노출되도록 제 2 층간절연층(12)이 식각되어 제 2 콘택홀이 형성된다. 이후, 제 2 콘택홀을 메우도록 제 2 콘택플러그(16)가 형성된다. Thereafter, the second interlayer insulating layer 12 is etched to expose the first contact plug 8 to form a second contact hole. Thereafter, a second contact plug 16 is formed to fill the second contact hole.

제 2 콘택플러그(16)는 매립층(13), 오믹콘택층(14) 및 확산방지막(15)이 순차적으로 형성된 적층구조로 형성된다.The second contact plug 16 is formed in a stacked structure in which the buried layer 13, the ohmic contact layer 14, and the diffusion barrier 15 are sequentially formed.

매립층(13)은 도프트 다결정실리콘이 증착된 후, 제 2 콘택홀내의 소정 부위 에 형성되도록 패터닝되어 형성된다. The buried layer 13 is patterned to form a predetermined region in the second contact hole after the doped polysilicon is deposited.

오믹콘택층(14)은 도프트 다결정실리콘(13)을 포함한 전체 구조 상부에 Ti가 소정의 두께로 증착된 후, 급속 열처리되어 형성된다. 즉, 급속열처리에 의해 도프트 다결정실리콘(13)과 Ti가 반응하여 TiSix로 형성된 후, 반응하지 않고 남아 있는 Ti는 소정의 세정공정에 의해 제거되어 TiSix의 오믹콘택층(14)이 형성된다. The ohmic contact layer 14 is formed by depositing Ti to a predetermined thickness on the entire structure including the doped polycrystalline silicon 13 and then rapidly thermally treating it. That is, after the doping polycrystalline silicon 13 reacts with Ti by rapid heat treatment to form TiSix, Ti remaining without reaction is removed by a predetermined cleaning process to form an ohmic contact layer 14 of TiSix.

확산방지막(15)은 오믹콘택층(14)을 포함한 전체 구조 상부에 TiN 또는 3성분계인 TiAlN, TaSiN, TaAlN을 PVD 또는 CVD에 의해 증착된 후, CMP공정에 의해 패터닝되어 제 2 콘택홀이 매립되도록 형성된다. The diffusion barrier 15 is deposited on the entire structure including the ohmic contact layer 14 by TiD or three-component TiAlN, TaSiN, TaAlN by PVD or CVD, and then patterned by CMP to fill the second contact hole. It is formed to be.

이후, 제 2 콘택플러그(16)을 포함한 전체 구조 상부에는 후속 공정에서 하부전극을 형성하는데 시드역할을 하기 위해 Pt, Ru 및 Ir과 같은 귀금속이 소정의 두께로 증착되어 시드층(17)이 형성된다. Subsequently, a noble metal such as Pt, Ru and Ir is deposited to a predetermined thickness to form a lower electrode in a subsequent process on the entire structure including the second contact plug 16 to form a seed layer 17. do.

이후, 시드층(17)을 포함한 전체 구조 상부에는 CVD에 의해 SiO2의 더미패턴층(18)이 형성된다. 이후, 더미패턴층(18)은 시드층(17)중 제 2 콘택플러그(16)와 대응되게 형성된 시드층(17)의 소정 부위가 노출되도록 식각되어 제 3 콘택홀이 형성된다. Thereafter, the dummy pattern layer 18 of SiO 2 is formed on the entire structure including the seed layer 17 by CVD. Thereafter, the dummy pattern layer 18 is etched to expose a predetermined portion of the seed layer 17 formed to correspond to the second contact plug 16 of the seed layer 17 to form a third contact hole.

이후, 제 3 콘택홀내에는 전기도금법(ECD)에 의해 Pt, Ru 및 Ir과 같은 귀금속이 증착되어 하부전극(19)이 형성된다. Thereafter, in the third contact hole, precious metals such as Pt, Ru, and Ir are deposited by electroplating (ECD) to form the lower electrode 19.

도 1(d)를 참조하면, 이후, 더미패턴층(18)은 소정의 식각공정에 의해 제거됨과 아울러 시드층(17)중 더미패턴층(18)이 제거됨으로 인해 노출되는 소정 부위 는 소정의 식각공정에 의해 제거된다. Referring to FIG. 1D, the dummy pattern layer 18 is removed by a predetermined etching process, and a predetermined portion exposed by the dummy pattern layer 18 of the seed layer 17 is removed. It is removed by the etching process.

이후, 하부전극(19)을 포함한 전체 구조 상부에는 CVD를 통해 소정의 두께로 BST가 증착된 후, 열처리되어 유전체막(20)이 형성된다.Thereafter, the BST is deposited on the entire structure including the lower electrode 19 to a predetermined thickness through CVD, and then heat-treated to form the dielectric film 20.

이후, 유전체막(20)을 포함한 전체 구조 상부에는 CVD에 의해 Pt, Ru 및 Ir과 같은 귀금속이 증착되어 상부전극(21)이 형성된다.
Subsequently, the upper electrode 21 is formed by depositing precious metals such as Pt, Ru, and Ir by CVD on the entire structure including the dielectric film 20.

전술한 바와 같이, 본 발명은 EP를 이용하여 캐패시터의 하부전극을 형성하기 위해 시드층을 증착한 후, 그 상부에 하부전극을 형성한다. 이후, 인접해 있는 하부전극을 분리하기 위해 식각공정을 통해 시드층중 소정 부위를 식각하게 된다. As described above, in the present invention, after depositing the seed layer to form the lower electrode of the capacitor using EP, the lower electrode is formed thereon. Subsequently, a predetermined portion of the seed layer is etched through an etching process to separate adjacent lower electrodes.

그러나, 소정의 식각공정에 시드층의 일부가 완전히 제거되지 않고 잔재하게 되어 하부전극의 하부에 재 증착이 된다. 이로 인해, 유전체막 양단에 전하 형성에 문제를 일으켜, 캐패시터 특성 및 동작에 악영향을 미치게 된다. However, a portion of the seed layer remains in a predetermined etching process without being completely removed, and redeposited under the lower electrode. This causes problems in charge formation across the dielectric film, adversely affecting capacitor characteristics and operation.

또한, DRAM 소자가 고집적화되어 감에 따라, 셀 크기가 줄어들면서 소정의 접합영역과 캐패시터를 연결하는 콘택플러그가 형성될 콘택홀의 폭이 줄어들게 되어 콘택홀이 소정의 물질로 완전히 채워지지 못하고 콘택홀내부의 중간에 빈공간이 형성되어 캐패시터의 전기적인 특성이 나빠지게 되는 문제가 발생한다. In addition, as the DRAM devices become more integrated, the width of the contact hole where the contact plug connecting the predetermined junction region and the capacitor is reduced as the cell size decreases, so that the contact hole is not completely filled with the predetermined material and the inside of the contact hole is reduced. The empty space is formed in the middle of the problem that the electrical characteristics of the capacitor is bad.

이와 더불어, 콘택플러그가 다결정실리콘, TiN 및 TiSix의 적층구조로 형성됨에 따라, 후속공정인 하부전극과 유전체막의 열처리공정시 가해지는 산소에 의해 콘택플러그의 소정 부위가 산화되어 캐패시터의 전기적인 특성이 나빠지게 되는 문제가 발생한다.
In addition, as the contact plug is formed of a multilayer structure of polysilicon, TiN, and TiSix, a predetermined portion of the contact plug is oxidized by oxygen applied during the heat treatment process of the lower electrode and the dielectric film, which is a subsequent process, so that the electrical characteristics of the capacitor are reduced. There is a problem that goes bad.

따라서, 본 발명은 캐패시터의 전기적인 특성을 개선하여 오동작을 방지하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. Accordingly, an aspect of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device for preventing malfunction by improving electrical characteristics of the capacitor.

본 발명의 또 다른 목적은 소정의 접합영역과 캐패시터를 전기적으로 접속하기 위한 콘택플러그 하부에 확산방지막과 캐패시터의 하부전극을 형성하기 위해 사용하는 시드층을 형성함과 아울러 콘택플러그를 전기도금법(ECD)을 이용하여 형성함으로써, 하부전극과 유전체막을 형성하기 위한 소정의 열처리공정시 가해지는 산소의 영향이 최소화되어 확산방지막이 산화되는 것을 방지함과 아울러 콘택플러그가 형성될 콘택홀의 내부가 빈공간없이 완전히 매립되어 캐패시터의 전기적인 특성을 개선하여 0.1㎛이하의 셀 제조에 적용할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. It is still another object of the present invention to form a seed layer for forming a diffusion barrier and a lower electrode of a capacitor under a contact plug for electrically connecting a predetermined junction region and a capacitor, and electroplating the contact plug (ECD). By forming the structure using the), the influence of oxygen applied during the predetermined heat treatment process for forming the lower electrode and the dielectric film is minimized to prevent the diffusion barrier from being oxidized, and the contact hole in which the contact plug is to be formed has no empty space. The present invention provides a method of manufacturing a capacitor of a semiconductor device, which is completely embedded and can be applied to cell manufacture of 0.1 μm or less by improving electrical characteristics of the capacitor.

본 발명은 소정의 구조가 형성된 반도체 기판 상부에 게이트 패턴을 형성하는 단계, 게이트 패턴 및 반도체 기판상에 제 1 절연막을 형성하는 단계, 게이트 패턴 간의 반도체 기판이 노출되도록 절연막의 일부를 식각하여 제 1 콘택홀을 형성하는 단계, 제 1 콘택홀 내에 제 1 콘택플러그를 형성하는 단계, 제 1 콘택홀을 매립하도록 시드층을 형성하는 단계, 시드층을 포함한 전체 구조 상부의 소정 부위에 비트라인을 형성하는 단계, 비트라인을 포함한 전체 구조 상부에 제 2 절연막을 형성한 후, 제 1 콘택플러그가 노출되도록 제 2 절연막의 일부를 식각하여 제 2 콘택홀을 형성하는 단계, 제 2 콘택홀을 매립하도록 제 2 콘택플러그를 형성하는 단계, 제 2 콘택플러그를 포함한 전체 구조 상부에 더미패턴층을 형성한 후, 제 2 콘택플러그가 노출되도록 식각하여 제 3 콘택홀을 형성하는 단계, 제 3 콘택홀을 메우도록 하부전극을 형성하는 단계, 하부전극을 포함한 전체 구조 상부에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함한다. The present invention provides a method of forming a gate pattern on a semiconductor substrate having a predetermined structure, forming a first insulating film on the gate pattern and the semiconductor substrate, and etching a portion of the insulating film to expose the semiconductor substrate between the gate patterns. Forming a contact hole, forming a first contact plug in the first contact hole, forming a seed layer to fill the first contact hole, and forming a bit line on a predetermined portion of the entire structure including the seed layer Forming a second contact hole by etching a portion of the second insulating film to expose the first contact plug, after forming the second insulating film on the entire structure including the bit line, and filling the second contact hole. Forming a second contact plug, forming a dummy pattern layer on the entire structure including the second contact plug, and then etching the second contact plug to be exposed. W 3 and forming step of forming the contact holes, the dielectric film and the upper electrode on the entire structure, including the top step, the lower electrode to form a lower electrode so as to fill the contact hole 3 in order.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 단면도이다. 2 (a) to 2 (d) are cross-sectional views sequentially illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(31)에 액티브영역과 필드영역을 확정하기 위한 필드산화막(도시되지 않음)이 형성된다. 필드산화막을 포함한 전체 구조 상부에는 게이트전극(35)이 형성된다. Referring to Fig. 2A, first, a field oxide film (not shown) for defining an active region and a field region is formed on a semiconductor substrate 31 having a predetermined structure. The gate electrode 35 is formed on the entire structure including the field oxide film.

게이트전극(5)은 게이트절연막(32), 도전층(33) 및 절연층(34)이 순차적으로 증착된 후, 패터닝되어 형성된다. 이후, 게이트전극(35)의 양측면에는 후속 식각공정시, 자신을 보호하기 위한 스페이서(36)가 형성된다.The gate electrode 5 is formed by sequentially depositing a gate insulating film 32, a conductive layer 33, and an insulating layer 34, and then patterning the gate insulating film 32. Subsequently, spacers 36 are formed on both sides of the gate electrode 35 to protect itself during the subsequent etching process.

스페이서(36)를 포함한 전체 구조 상부에는 제 1 층간절연층(37)이 증착된 후, 게이트전극(35)이 노출되도록 패터닝되어 형성됨과 아울러 인접해 있는 게이트전극(35)간에 위치한 반도체 기판(31)의 소정 부위가 노출되어 제 1 콘택홀이 형성되도록 패터닝되어 형성된다. The first interlayer insulating layer 37 is deposited on the entire structure including the spacers 36, and then patterned to expose the gate electrode 35, and the semiconductor substrate 31 positioned between adjacent gate electrodes 35. Patterned to form a first contact hole by exposing a predetermined portion.                     

도 2(b)를 참조하면, 이후, 게이트전극(35)간에 형성된 제 1 콘택홀을 메우도록 제 1 콘택플러그(41)가 형성된다.Referring to FIG. 2B, a first contact plug 41 is formed to fill the first contact hole formed between the gate electrodes 35.

제 1 콘택플러그(41)는 다결정실리콘(38),오믹콘택층(39) 및 확산방지막(40)이 순차적으로 형성된 적층구조로 형성된다. The first contact plug 41 is formed in a laminated structure in which the polycrystalline silicon 38, the ohmic contact layer 39, and the diffusion barrier layer 40 are sequentially formed.

다결정실리콘(38)은 게이트전극(35)을 포함한 전체 구조 상부에 다결정실리콘이 증착된 후, 패터닝되어 제 1 콘택홀내의 소정 부위에 형성된다. 오믹콘택층(39)은 다결정실리콘(38)을 포함한 전체 구조 상부에 Ti가 소정의 두께로 증착된 후, 급속 열처리되어 형성된다. 즉, 급속 열처리에 의해 다결정실리콘(38)과 Ti가 반응하여 TiSix로 형성된 후, 반응하지 않고 남아 있는 Ti는 소정의 식각공정에 의해 제거되어 TiSix의 오믹콘택층(39)이 형성된다. 확산방지막(40)은 오믹콘택층(39)을 포함한 전체 구조 상부에 TiN 또는 3성분계인 TiAlN, TaAlN, TaSiN이 PVD 또는 CVD에 의해 증착된다. The polysilicon 38 is deposited on the entire structure including the gate electrode 35, and then patterned to form a predetermined portion in the first contact hole. The ohmic contact layer 39 is formed by depositing Ti to a predetermined thickness on the entire structure including the polysilicon 38 and then rapidly heat-treating it. That is, after polysilicon 38 and Ti react with TiSix by rapid heat treatment, Ti remaining without reaction is removed by a predetermined etching process to form an ohmic contact layer 39 of TiSix. In the diffusion barrier film 40, TiN or three-component TiAlN, TaAlN, TaSiN is deposited on the entire structure including the ohmic contact layer 39 by PVD or CVD.

이후, 제 1 콘택플러그(41)를 포함한 전체 구조 상부에는 Pt 또는 Ru가 증착된 후, 패터닝되어 제 1 콘택홀을 매립하도록 시드층(42)이 형성된다. 이후, 전체 구조 상부에는 금속물질 또는 귀금속물질이 증착된 후, 패터닝되어 소정 부위에 비트라인(43)이 형성된다. Thereafter, after the Pt or Ru is deposited on the entire structure including the first contact plug 41, the seed layer 42 is formed to be patterned to fill the first contact hole. Thereafter, a metal material or a noble metal material is deposited on the entire structure, and then patterned to form a bit line 43 at a predetermined portion.

도 2(c)를 참조하면, 이후, 비트라인(43)을 포함한 전체 구조 상부에는 SiO2의 산화막(44)과 Si3N4의 질화막(45)이 순차적으로 형성된 적층구조의 제 2 층간절연층(46)이 형성된다. Referring to FIG. 2C, a second interlayer insulation layer of a stacked structure in which an oxide film 44 of SiO 2 and a nitride film 45 of Si 3 N 4 are sequentially formed on the entire structure including the bit line 43. Layer 46 is formed.

이후, 시드층(42)이 노출되도록 제 2 층간절연층(46)이 식각되어 제 2 콘택홀이 형성된다. 이후, 제 2 콘택홀을 메우도록 제 2 콘택플러그(47)가 형성된다. Thereafter, the second interlayer insulating layer 46 is etched to expose the seed layer 42 to form a second contact hole. Thereafter, a second contact plug 47 is formed to fill the second contact hole.

제 2 콘택플러그(47)는 전기도금법(Electro-Chemical Deposition : ECD)에 의해 Pt 또는 Ru을 형성한 후, 에치백(etch back) 또는 CMP에 의해 연마되어 형성된다. The second contact plug 47 is formed by Pt or Ru by electroplating (Electro-Chemical Deposition (ECD)) and then polished by etch back or CMP.

이후, 제 2 콘택플러그(47)를 포함한 전체 구조 상부에는 CVD에 의해 SiO2의 더미패턴층(48)이 증착된 후, 제 2 콘택플러그(47)가 노출되도록 패터닝되어 제 3 콘택홀이 형성된다. Thereafter, a dummy pattern layer 48 of SiO 2 is deposited on the entire structure including the second contact plug 47 by CVD, and then patterned to expose the second contact plug 47 to form a third contact hole. do.

이후, 제 3 콘택홀내에는 제 2 콘택플러그(47)의 Pt를 시드로 사용한 전기도금법(ECD)에 의해 Pt가 도금되어 하부전극(49)이 형성됨과 아울러 인접하게 형성된 하부전극(49)을 분리하기 위해 하부전극(49)은 에치백(etch back) 또는 CMP에 의해 연마된다. Subsequently, in the third contact hole, Pt is plated by electroplating (ECD) using Pt of the second contact plug 47 as a seed to form a lower electrode 49 and an adjacent lower electrode 49. To separate, the lower electrode 49 is polished by etch back or CMP.

도 2(d)를 참조하면, 이후, 더미패턴층(48)은 습식 또는 건식 식각공정에 의해 제거된다. Referring to FIG. 2D, the dummy pattern layer 48 is then removed by a wet or dry etching process.

이후, 하부전극(49)을 포함한 전체 구조 상부에는 350∼500℃의 온도범위에서 MOCVD에 의해 BST가 증착된 후, 600∼800℃의 온도범위와 질소 또는 진공상태에서 열처리되어 유전체막(50)이 형성된다.Subsequently, BST is deposited on the entire structure including the lower electrode 49 by MOCVD at a temperature in the range of 350 to 500 ° C., and then heat-treated in a temperature range of 600 to 800 ° C. and in a nitrogen or vacuum state to form the dielectric film 50. Is formed.

이후, 유전체막(50)을 포함한 전체 구조 상부는 300∼500℃의 온도범위와 산소분위기에서 급속 열처리되거나, N20 플라즈마, O2 플라즈마 또는 UV-03처리되어 유전체막(50) 내부 및 계면에 부족한 산소를 공급한다. Subsequently, the upper part of the entire structure including the dielectric film 50 is rapidly heat-treated in a temperature range of 300 to 500 ° C. and an oxygen atmosphere, or is treated with N 2 O plasma, O 2 plasma, or UV-03 to form the inside and the interface of the dielectric film 50. Supplying insufficient oxygen.

이후, 유전체막(50)을 포함한 전체 구조 상부에는 CVD에 의해 Pt, Ru, RuOx, Ir 및 IrOx와 같은 귀금속이 증착되어 상부전극(51)이 형성된다.Thereafter, precious metals such as Pt, Ru, RuOx, Ir, and IrOx are deposited by CVD on the entire structure including the dielectric film 50 to form the upper electrode 51.

이후, 상부전극(51)을 포함한 전체 구조 상부는 300∼600℃의 온도범위와 산소분위기에서 급속 열처리되거나, N2O 플라즈마 처리된다.
Subsequently, the upper part of the entire structure including the upper electrode 51 is rapidly heat-treated or subjected to N 2 O plasma treatment in a temperature range of 300 to 600 ° C. and an oxygen atmosphere.

전술한 바와 같이 본 발명은 소정의 접합영역과 캐패시터를 전기적으로 접속하기 위한 콘택플러그 하부에 확산방지막과 캐패시터의 하부전극을 형성하기 위해 사용하는 시드층을 형성함과 아울러 콘택플러그를 전기도금법(ECD)을 이용하여 형성한다.As described above, the present invention forms a seed layer, which is used to form the diffusion barrier and the lower electrode of the capacitor, under the contact plug for electrically connecting the predetermined junction region and the capacitor, and electroplating the contact plug (ECD). To form.

상술한 바와 같이, 본 발명은 하부전극을 형성하기 위해 사용되는 시드층이 콘택홀 하부에 형성됨으로써, 하부전극의 하부에 시드층이 재 증착되는 것을 방지하여 캐패시터의 동작특성을 개선 할 수 있다. As described above, in the present invention, the seed layer used to form the lower electrode is formed under the contact hole, thereby preventing the seed layer from being re-deposited under the lower electrode, thereby improving the operation characteristics of the capacitor.

또한, 확산방지막이 콘택플러그의 하부에 형성됨으로써, 하부전극과 유전체막을 형성하기 위한 소정의 열처리공정시 가해지는 산소의 영향이 최소화되어 확산방지막이 산화되는 것을 방지할 수 있다. In addition, since the diffusion barrier is formed under the contact plug, the influence of oxygen applied during a predetermined heat treatment process for forming the lower electrode and the dielectric layer may be minimized to prevent the diffusion barrier from being oxidized.

더 나아가, 소정의 접합영역과 캐패시터를 전기적으로 접속하기 위한 콘택플러그가 전기도금법(ECD)에 의해 형성됨으로써, 콘택플러그가 형성될 콘택홀의 내부가 빈공간없이 완전히 매립되어 캐패시터의 전기적인 특성을 개선하여 0.1㎛이하의 셀 제조에 적용할 수 있다. Furthermore, since the contact plug for electrically connecting the predetermined junction region and the capacitor is formed by electroplating (ECD), the inside of the contact hole where the contact plug is to be formed is completely buried without empty space, thereby improving the electrical characteristics of the capacitor. It can be applied to the cell production of 0.1㎛ or less.

Claims (13)

소정의 구조가 형성된 반도체 기판 상부에 게이트 패턴을 형성하는 단계;Forming a gate pattern on the semiconductor substrate having a predetermined structure; 상기 게이트 패턴 및 상기 반도체 기판상에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the gate pattern and the semiconductor substrate; 상기 게이트 패턴 간의 상기 반도체 기판이 노출되도록 상기 제 1 절연막의 일부를 식각하여 제 1 콘택홀을 형성하는 단계;Etching a portion of the first insulating layer to expose the semiconductor substrate between the gate patterns to form a first contact hole; 상기 제 1 콘택홀 내에 제 1 콘택플러그를 형성하는 단계;Forming a first contact plug in the first contact hole; 상기 제 1 콘택홀을 매립하도록 시드층을 형성하는 단계;Forming a seed layer to fill the first contact hole; 상기 시드층 및 상기 시드층과 인접한 상기 게이트 패턴의 일부 상에 비트라인을 형성하는 단계;Forming a bit line on the seed layer and a portion of the gate pattern adjacent the seed layer; 상기 비트라인을 포함한 전체 구조 상부에 제 2 절연막을 형성한 후, 상기 제 1 콘택플러그가 노출되도록 상기 제 2 절연막의 일부를 식각하여 제 2 콘택홀을 형성하는 단계;Forming a second contact hole by forming a second insulating film on the entire structure including the bit line, and then etching a portion of the second insulating film to expose the first contact plug; 상기 제 2 콘택홀을 매립하도록 제 2 콘택플러그를 형성하는 단계;Forming a second contact plug to fill the second contact hole; 상기 제 2 콘택플러그를 포함한 전체 구조 상부에 더미패턴층을 형성한 후, 제 2 콘택플러그가 노출되도록 식각하여 제 3 콘택홀을 형성하는 단계;Forming a dummy pattern layer on the entire structure including the second contact plug, and then etching a second contact plug to form a third contact hole; 상기 제 3 콘택홀을 메우도록 하부전극을 형성하는 단계;Forming a lower electrode to fill the third contact hole; 상기 하부전극을 포함한 전체 구조 상부에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And sequentially forming a dielectric film and an upper electrode over the entire structure including the lower electrode. 제 1 항에 있어서,The method of claim 1, 상기 제 1 콘택플러그는 다결정실리콘 및 확산방지막의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first contact plug is a capacitor manufacturing method of a semiconductor device, characterized in that formed in a laminated structure of polysilicon and a diffusion barrier. 제 2 항에 있어서,The method of claim 2, 상기 확산방지막은 TiN과 같은 2원계 질화물계열의 물질과 TiSiN 또는 TiAlN과 같은 3원계 질화물계열의 물질이 증착된 후, 패터닝되어 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The diffusion barrier layer is a capacitor manufacturing method of a semiconductor device, characterized in that formed by patterning after depositing a binary nitride-based material such as TiN and ternary nitride-based material such as TiSiN or TiAlN. 제 1 항에 있어서,The method of claim 1, 상기 시드층은 Pt 또는 Ru가 증착된 후, 패터닝되어 상기 제 1 콘택홀을 매립하도록 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The seed layer is a capacitor manufacturing method of a semiconductor device, characterized in that the Pt or Ru is deposited, and then patterned to fill the first contact hole. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연막은 SiO2의 산화막과 Si3N4의 질화막이 순차적으로 형성된 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second insulating film is a capacitor manufacturing method of a semiconductor device, characterized in that the oxide film of SiO 2 and the nitride film of Si 3 N 4 formed in a laminated structure sequentially formed. 제 1 항에 있어서,The method of claim 1, 상기 제 2 콘택플러그는 전기도금법(Electro-Chemical Deposition, ECD)에 의해 Pt 또는 Ru을 형성한 후, 에치백 또는 CMP에 의해 연마되어 상기 제 2 콘택홀을 매립하도록 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second contact plug is formed to form Pt or Ru by electroplating (Electro-Chemical Deposition, ECD), and then polished by etch back or CMP to fill the second contact hole. Capacitor manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 더미패턴층은 SiO2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dummy pattern layer is a capacitor manufacturing method of a semiconductor device, characterized in that formed of SiO 2 . 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 상기 제 2 콘택플러그의 Pt를 시드로 사용한 전기도금법에 의해 Pt가 도금되어 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터제조 방법.The lower electrode is a capacitor manufacturing method of a semiconductor device, characterized in that the Pt is plated by the electroplating method using the Pt of the second contact plug as a seed. 제 1 항에 있어서,The method of claim 1, 상기 하부전극을 형성한 후, 습식 또는 건식 식각공정에 의해 상기 더미패턴층이 제거되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And after the lower electrode is formed, removing the dummy pattern layer by a wet or dry etching process. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 350∼500℃의 온도범위에서 MOCVD에 의해 BST가 증착된 후, 600∼800℃의 온도범위와 질소 또는 진공상태에서 열처리되어 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dielectric film is a capacitor manufacturing method of a semiconductor device, characterized in that the BST is deposited by MOCVD at a temperature range of 350 to 500 ℃, and then heat-treated in a temperature range of 600 to 800 ℃ and nitrogen or vacuum. 제 1 항에 있어서,The method of claim 1, 상기 유전체막이 형성된 후, 상기 유전체막을 포함한 전체 구조 상부는 300∼500℃의 온도범위와 산소분위기에서 급속 열처리되거나, N20 플라즈마, O2 플라즈마 또는 UV-03처리되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.After the dielectric film is formed, the entire structure including the dielectric film further comprises the step of rapid heat treatment in the temperature range of 300 ~ 500 ℃ and oxygen atmosphere, N 2 0 plasma, O 2 plasma or UV-03 treatment. A method for producing a capacitor of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 상부전극은 CVD에 의해 Pt, Ru, RuOx, Ir 및 IrOx와 같은 귀금속중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The upper electrode is a capacitor manufacturing method of a semiconductor device, characterized in that formed by any one of precious metals such as Pt, Ru, RuOx, Ir and IrOx by CVD. 제 1 항에 있어서,The method of claim 1, 상기 상부전극이 형성된 후, 상기 상부전극을 포함한 전체 구조 상부는 300∼600℃의 온도범위와 산소분위기에서 급속 열처리되거나, N2O 플라즈마 처리되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.After the upper electrode is formed, the upper portion of the entire structure including the upper electrode is a capacitor of the semiconductor device further comprises the step of rapid heat treatment or N 2 O plasma treatment in a temperature range of 300 ~ 600 ℃ oxygen atmosphere. Manufacturing method.
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