KR100729905B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents

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    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes

Abstract

본 발명은 하부 구조를 포함하는 반도체 기판상에 더미 패턴층을 형성하는 단계, 더미 패턴층의 표면을 따라 하부전극을 형성하는 단계, 하부전극 상부에 제 1 희생층을 형성한 후, 제 1 열처리 공정을 실시하는 단계, 제 1 희생층을 제거한 후, 하부전극을 포함한 전체 구조 상부에 유전체막을 형성하는 단계, 유전체막을 포함한 전체 구조 상부에 상부전극을 형성하는 단계 및 상부전극 내부의 불순물을 제거하기 위해 상부전극을 포함한 전체 구조 상부에 제 2 희생층을 형성한 후, 제 2 열처리 공정을 실시하는 단계를 포함한다. According to an embodiment of the present invention, a method of forming a dummy pattern layer on a semiconductor substrate including a lower structure, forming a lower electrode along a surface of a dummy pattern layer, and forming a first sacrificial layer on an upper portion of a lower electrode may include a first heat treatment Performing a process, removing the first sacrificial layer, forming a dielectric film over the entire structure including the lower electrode, forming an upper electrode over the entire structure including the dielectric film, and removing impurities in the upper electrode. And forming a second sacrificial layer on the entire structure including the upper electrode, and then performing a second heat treatment process.

BST, 희생층, 열처리공정, RuBST, sacrificial layer, heat treatment process, Ru

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device} Method of manufacturing a capacitor in semiconductor device             

도 1은 종래 기술에 따른 반도체 소자의 제조 방법에 의해 생성되는 공간(void)을 도시한 반도체 소자의 단면도. 1 is a cross-sectional view of a semiconductor device, showing a void created by a method of manufacturing a semiconductor device according to the prior art.

도 2(a) 내지 도 2(f)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
2 (a) to 2 (f) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명>     <Explanation of symbols for the main parts of the drawings>

1 : 반도체 기판 2 : 층간절연막    1 semiconductor substrate 2 interlayer insulating film

3 : 다결정실리콘 4 : 오믹콘택층    3: polycrystalline silicon 4: ohmic contact layer

5 : 확산방지막 6 : 콘택플러그    5: diffusion barrier 6: contact plug

7 : 패턴층 8 : 하부전극    7: pattern layer 8: lower electrode

9 : 제 1 희생층 10 : 유전체막    9: first sacrificial layer 10: dielectric film

11 : 상부전극 13 : 제 2 희생층
11: upper electrode 13: second sacrificial layer

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 소정의 구조가 형성된 반도체 기판 상부에 하부전극을 형성하고 그 상부에 BST, SiO2 및 Si3N4중 어느 하나의 물질의 희생층을 증착함으로써, 하부전극내에 포함된 불순물을 제거하기 위해 실시하는 소정의 열처리공정을 실시할 때 불순물이 빠져나가면서 금속끼리 뭉치려고 하는 성질 때문에 발생하는 하부전극내부에 공간이 생기는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device. In particular, a lower electrode is formed on a semiconductor substrate having a predetermined structure and a sacrificial layer of any one of BST, SiO 2 and Si 3 N 4 is deposited thereon. Thus, a semiconductor device capable of preventing the occurrence of a space in the lower electrode generated due to the property of dispersing the metals while the impurities are removed when a predetermined heat treatment process is performed to remove the impurities contained in the lower electrode. It relates to a method for producing a capacitor.

현재, 고집적 DRAM의 캐패시터의 상/하부전극 물질로 Ru, Ir 또는 Pt를 사용하기 위해 CVD(Chemical Vapor Deposition)를 이용한 증착방법이 널리 사용되고 있는 추세이다. Currently, a deposition method using CVD (Chemical Vapor Deposition) is widely used to use Ru, Ir, or Pt as the upper and lower electrode materials of the capacitor of the highly integrated DRAM.

CVD를 이용한 증착방법은 DRAM 소자의 스텝 커버리지(step coverage) 측면에서는 우수한 특성을 보이고 있으나, Ru박막을 이용한 증착공정에는 많은 문제가 도출된다. Although the deposition method using CVD shows excellent characteristics in terms of step coverage of DRAM devices, many problems are caused in the deposition process using Ru thin film.

특히, CVD를 이용한 Ru박막 증착공정시, 사용되는 소스가스나 반응가스들이 챔버내에서 완전히 반응되지 않고 카본(carbon) 또는 수소(hydrogen)과 같은 불순물들이 박막내에 잔존하는 문제가 발생된다. In particular, in the Ru thin film deposition process using CVD, a problem arises in that source gases or reaction gases used are not completely reacted in the chamber and impurities such as carbon or hydrogen remain in the thin film.

이러한 문제를 해결함과 아울러 박막특성을 향상시키기 위해 소정의 온도에 서 열처리공정이 이루어지는데, 이러한 열처리공정에 의해 도 1에 도시된 바와 같이 박막내부에서 그레인 그로쓰(grain growth)가 일어나 인접해 있는 Ru원자들이 서로 뭉쳐 국부적으로 박막내부에 공간(void)이 발생하는 문제가 도출된다. In order to solve this problem and improve the thin film characteristics, a heat treatment process is performed at a predetermined temperature. As shown in FIG. 1, grain growth occurs in the inside of the thin film as a result of the heat treatment process. The problem is that the Ru atoms that are present in one another are localized in the thin film.

이로 인해, 캐패시터의 전기적인 특성이 열하됨과 아울러 충분한 유전특성을 얻지 못하게 된다. 이러한 문제는 DRAM 소자의 데이터의 저장, 입력 및 출력이 정상적으로 이루어지지 않아 캐패시터의 역할을 전혀 할 수 없게 된다.
As a result, the electrical characteristics of the capacitor deteriorate and sufficient dielectric characteristics are not obtained. This problem is that the data storage, input and output of the DRAM device is not performed normally can not act as a capacitor at all.

따라서, 본 발명의 목적은 소정의 구조가 형성된 반도체 기판 상부에 하부전극을 형성하고 그 상부에 BST, SiO2 및 Si3N4중 어느 하나의 물질의 희생층이 증착된 후, 하부전극내에 포함된 불순물을 제거하기 위한 소정의 열처리공정을 실시할 때, 희생층이 하부전극내부의 그레인 성장을 억제함으로써 하부전극내부에 공간이 발생되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.
Accordingly, an object of the present invention is to form a lower electrode on a semiconductor substrate having a predetermined structure, and after the sacrificial layer of any one of BST, SiO 2, and Si 3 N 4 is deposited thereon, it is included in the lower electrode. The present invention provides a method of manufacturing a capacitor of a semiconductor device capable of preventing a space from being generated in the lower electrode when the sacrificial layer suppresses grain growth in the lower electrode when a predetermined heat treatment process is performed to remove impurities. .

본 발명은 하부 구조를 포함하는 반도체 기판상에 더미 패턴층을 형성하는 단계, 더미 패턴층의 표면을 따라 하부전극을 형성하는 단계, 하부전극 상부에 제 1 희생층을 형성한 후, 제 1 열처리 공정을 실시하는 단계, 제 1 희생층을 제거한 후, 하부전극을 포함한 전체 구조 상부에 유전체막을 형성하는 단계, 유전체막을 포함한 전체 구조 상부에 상부전극을 형성하는 단계 및 상부전극 내부의 불순물을 제거하기 위해 상부전극을 포함한 전체 구조 상부에 제 2 희생층을 형성한 후, 제 2 열처리 공정을 실시하는 단계를 포함한다. According to an embodiment of the present invention, a method of forming a dummy pattern layer on a semiconductor substrate including a lower structure, forming a lower electrode along a surface of a dummy pattern layer, and forming a first sacrificial layer on an upper portion of a lower electrode may include a first heat treatment Performing a process, removing the first sacrificial layer, forming a dielectric film over the entire structure including the lower electrode, forming an upper electrode over the entire structure including the dielectric film, and removing impurities in the upper electrode. And forming a second sacrificial layer on the entire structure including the upper electrode, and then performing a second heat treatment process.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2(a) 내지 도 2(f)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 2 (a) to 2 (f) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연층(2)이 형성된다. 층간절연층(2)은 반도체 기판(1)의 소정 부분이 노출되도록 패터닝되어 자신의 소정 부위에 콘택홀이 형성된다. 콘택홀이 형성된 반도체 기판(1) 상부에는 콘택홀을 메우도록 콘택플러그(6)가 형성된다. Referring to FIG. 2A, an interlayer insulating layer 2 is first formed on a semiconductor substrate 1 on which a predetermined structure is formed. The interlayer insulating layer 2 is patterned so that a predetermined portion of the semiconductor substrate 1 is exposed so that contact holes are formed in a predetermined portion thereof. The contact plug 6 is formed on the semiconductor substrate 1 on which the contact hole is formed to fill the contact hole.

콘택플러그(6)는 다결정 실리콘(3), 오믹콘택층(4) 및 확산방지막(5)이 순차적으로 형성된 적층구조로 형성된다. The contact plug 6 is formed in a laminated structure in which the polycrystalline silicon 3, the ohmic contact layer 4, and the diffusion barrier film 5 are sequentially formed.

다결정실리콘(3)은 화학기상증착법에 의해 두께로 증착된 후, 패터닝되어 콘택홀내에 형성된다. The polysilicon 3 is deposited to a thickness by chemical vapor deposition, and then patterned to form in the contact hole.

오믹콘택층(4)은 다결정실리콘(3)을 포함한 전체 구조 상부에 Ti가 증착된 후, 급속 열처리되어 형성된다. 즉, 급속열처리에 의해 다결정실리콘(3)과 Ti가 반응하여 TiSix가 형성된 후, 반응하지 않고 잔재하는 Ti는 소정의 세정공정에 의해 제거되어 TiSix의 오믹콘택층(4)이 형성된다. The ohmic contact layer 4 is formed by depositing Ti on the entire structure including the polysilicon 3 and then rapidly thermally treating it. That is, after the polysilicon 3 and Ti react with the rapid heat treatment to form TiSix, the remaining Ti without reacting is removed by a predetermined washing process to form the ohmic contact layer 4 of TiSix.                     

확산방지막(5)은 오믹콘택층(4)을 포함한 전체 구조 상부에 TiN와 같은 이원계 질화물질이나, 내산화성을 높이기 위해 TiSiN 또는 TiAlN등의 삼원계 질화물질로 증착된 후, CMP공정에 의해 패터닝되어 콘택홀이 매립되도록 형성된다. The diffusion barrier 5 is deposited on the entire structure including the ohmic contact layer 4 by a binary nitride material such as TiN or a ternary nitride material such as TiSiN or TiAlN to increase oxidation resistance and then patterned by a CMP process. As a result, the contact hole is formed.

도 2(b)를 참조하면, 콘택플러그(6)를 포함한 전체 구조 상부에 옥사이드막이 5000∼20000Å의 두께로 증착된 후, 소정의 포토마스크 및 식각공정에 의해 콘택플러그(6)가 노출되도록 패터닝되어 패턴층(7)이 형성된다.Referring to FIG. 2 (b), after the oxide film is deposited on the entire structure including the contact plug 6 to a thickness of 5000 to 20000 μs, the contact plug 6 is exposed by a predetermined photomask and an etching process. Thus, the pattern layer 7 is formed.

이후, 더미패턴층(7)을 포함한 전체 구조 상부에 Ru, Ir, Pt, RuOx 및 IrOx중 어느 하나의 물질이 CVD에 의해 증착되어 하부전극(8)이 형성됨과 아울러 하부전극(8) 상부에는 BST, SiO2 및 Si3N4중 어느 하나의 물질이 증착되어 제 1 희생층(9)이 형성된다.Subsequently, any one of Ru, Ir, Pt, RuOx, and IrOx is deposited by CVD on the entire structure including the dummy pattern layer 7 to form the lower electrode 8 and on the lower electrode 8. A material of any one of BST, SiO 2 and Si 3 N 4 is deposited to form the first sacrificial layer 9.

이후, 제 1 희생층(9)을 포함한 전체 구조 상부는 하부전극(8)내부에 잔재하는 불순물을 제거하기 위해 400∼700℃의 온도범위에서 열처리된다. Thereafter, the entire structure including the first sacrificial layer 9 is heat-treated at a temperature in the range of 400 to 700 ° C. to remove impurities remaining in the lower electrode 8.

도 2(c)를 참조하면, 이후, 제 1 희생층(9)은 HF 수용액을 이용한 소정의 식각공정에 의해 제거되고, 하부전극(8)은 패턴층(7)의 안쪽면에만 남도록 에치백(etch back) 또는 CMP에 의해 패터닝된다. Referring to FIG. 2 (c), the first sacrificial layer 9 is removed by a predetermined etching process using an HF aqueous solution, and the lower electrode 8 is etched back so as to remain only on the inner side of the pattern layer 7. patterned by etch back or CMP.

도 2(d)를 참조하면, 이후, 하부전극(8)을 포함한 전체 구조 상부에 BST가 350∼450℃의 온도범위에서 MOCVD에 의해 증착됨으로써, 유전체막(10)이 형성된다. Referring to FIG. 2 (d), after that, BST is deposited on the entire structure including the lower electrode 8 by MOCVD in a temperature range of 350 to 450 ° C., whereby the dielectric film 10 is formed.

이후, 유전체막(10)의 결정화를 위해 유전체막(10)을 포함한 전체 구조 상부는 600∼800℃의 온도범위와 질소분위기에서 열처리됨과 아울러 유전체막(10)내의 부족한 산소를 공급하기 위해 300∼500℃의 온도와 산소분위기에서 급속열처리되거나, N2O플라즈마 처리된다.Subsequently, the upper part of the entire structure including the dielectric film 10 for crystallization of the dielectric film 10 is heat-treated in a temperature range of 600 to 800 ° C. and a nitrogen atmosphere and 300 to supply insufficient oxygen in the dielectric film 10. Rapid heat treatment or N 2 O plasma treatment at a temperature of 500 ° C. and oxygen atmosphere.

또한, 유전체막(10)은 결정화와 부족한 산소를 공급하기 위해 300∼500℃의 온도범위와 1mTorr∼2Torr의 압력으로 O2플라즈마 또는 UV-03처리 될수도 있다. In addition, the dielectric film 10 may be treated with O 2 plasma or UV-03 at a temperature range of 300 to 500 ° C. and a pressure of 1 mTorr to 2 Torr to provide crystallization and insufficient oxygen.

도 2(e)를 참조하면, 이후, 유전체막(10)을 포함한 전체 구조 상부에 Ru, Ir, Pt, RuOx 및 IrOx중 어느 하나의 물질이 CVD에 의해 증착되어 상부전극(11)이 형성됨과 아울러 상부전극(11) 상부에는 BST이 증착되어 MOCVD에 의해 제 2 희생층(12)이 형성된다. 여기서, 상부전극(11)이 Pt로 형성될 경우에는 제 2 희생층(12)은 형성되지 않아도 무방하다. Referring to FIG. 2E, any one of Ru, Ir, Pt, RuOx, and IrOx is deposited by CVD to form the upper electrode 11 on the entire structure including the dielectric film 10. In addition, BST is deposited on the upper electrode 11 to form the second sacrificial layer 12 by MOCVD. Here, when the upper electrode 11 is formed of Pt, the second sacrificial layer 12 may not be formed.

이후, 제 1 희생층(12)을 포함한 전체 구조 상부는 상부전극(11)내부에 잔재하는 불순물을 제거하기 위해 400∼700℃의 온도범위에서 열처리된다. Thereafter, the entire structure including the first sacrificial layer 12 is heat-treated at a temperature in the range of 400 to 700 ° C. to remove impurities remaining in the upper electrode 11.

도 2(f)를 참조하면, 이후, 제 1 희생층(12)은 HF 수용액을 이용한 소정의 식각공정에 의해 제거된다.
Referring to FIG. 2 (f), the first sacrificial layer 12 is then removed by a predetermined etching process using an HF aqueous solution.

전술한 바와 같이, 본 발명은 소정의 구조가 형성된 반도체 기판 상부에 하부전극을 형성하고 그 상부에 BST, SiO2 및 Si3N4중 어느 하나의 물질의 희생층이 증착된 후, 하부전극내에 포함된 불순물을 제거하기 위한 소정의 열처리공정이 이루어진다. 이후, 희생층은 소정의 식각공정에 의해 제거되고 하부전극 상부에 유전체막과 상부전극이 순차적으로 형성된다.
As described above, according to the present invention, a lower electrode is formed on a semiconductor substrate having a predetermined structure and a sacrificial layer of any one of BST, SiO 2, and Si 3 N 4 is deposited thereon, and then A predetermined heat treatment process is performed to remove the contained impurities. Thereafter, the sacrificial layer is removed by a predetermined etching process and a dielectric film and an upper electrode are sequentially formed on the lower electrode.

상술한 바와 같이, 본 발명은 소정의 구조가 형성된 반도체 기판 상부에 하부전극을 형성하고 그 상부에 BST, SiO2 및 Si3N4중 어느 하나의 물질의 희생층이 증착된 후, 하부전극내에 포함된 불순물을 제거하기 위한 소정의 열처리공정을 함으로써, 열처리공정시 발생하는 하부전극내부의 그레인 성장이 희생층에 의해 억제되어 하부전극내부에 공간이 발생되는 것을 방지할 수 있다.As described above, according to the present invention, a lower electrode is formed on a semiconductor substrate having a predetermined structure and a sacrificial layer of any one of BST, SiO 2 and Si 3 N 4 is deposited thereon, and then By performing a predetermined heat treatment process for removing the contained impurities, grain growth in the lower electrode generated during the heat treatment process can be suppressed by the sacrificial layer to prevent the space from being generated in the lower electrode.

또한, 하부전극 상부에 희생층을 형성한 후, 열처리공정을 실시함으로써, 희생층에서 빠져나간 산소가 하부전극의 계면에 포획되어 산소와 Ru가 공존하는 형태로 유지된다. 이로 인해, 희생층을 제거하고 유전체막을 형성한 후, 열처리공정을 실시하여도 이미 하부전극과 유전체막의 계면에 많은 양의 산소가 포획되어 전기적인 특성이 개선될 수 있다. In addition, after the sacrificial layer is formed on the lower electrode, the heat treatment process is performed, whereby oxygen released from the sacrificial layer is trapped at the interface of the lower electrode and maintained in the form where oxygen and Ru coexist. For this reason, even after the sacrificial layer is removed and the dielectric film is formed, a large amount of oxygen is already trapped at the interface between the lower electrode and the dielectric film, so that electrical characteristics may be improved.

Claims (14)

하부 구조를 포함하는 반도체 기판상에 더미 패턴층을 형성하는 단계;Forming a dummy pattern layer on a semiconductor substrate including a lower structure; 상기 더미 패턴층의 표면을 따라 하부전극을 형성하는 단계;Forming a lower electrode along a surface of the dummy pattern layer; 상기 하부전극 상부에 제 1 희생층을 형성한 후, 제 1 열처리 공정을 실시하는 단계;Forming a first sacrificial layer on the lower electrode, and then performing a first heat treatment process; 상기 제 1 희생층을 제거한 후, 상기 하부전극을 포함한 전체 구조 상부에 유전체막을 형성하는 단계;Removing the first sacrificial layer and forming a dielectric film on the entire structure including the lower electrode; 상기 유전체막을 포함한 전체 구조 상부에 상부전극을 형성하는 단계; 및Forming an upper electrode on the entire structure including the dielectric film; And 상기 상부전극 내부의 불순물을 제거하기 위해 상기 상부전극을 포함한 전체 구조 상부에 제 2 희생층을 형성한 후, 제 2 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And forming a second sacrificial layer on the entire structure including the upper electrode in order to remove impurities in the upper electrode, and then performing a second heat treatment process. 제 1 항에 있어서,The method of claim 1, 상기 하부전극을 형성하기 전에, 상기 더미 패턴층의 개구부로 상기 하부 구조에 형성된 콘택플러그가 노출되며, 상기 콘택 플러그는 다결정 실리콘, 오믹콘택층 및 확산방지막이 순차적으로 형성된 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Before forming the lower electrode, a contact plug formed in the lower structure is exposed through the opening of the dummy pattern layer, and the contact plug is formed of a laminated structure in which polycrystalline silicon, an ohmic contact layer and a diffusion barrier are sequentially formed. A method for producing a capacitor of a semiconductor device. 제 2 항에 있어서,The method of claim 2, 상기 확산방지막은 상기 오믹콘택층을 포함한 전체 구조 상부에 TiN와 같은 이원계 질화물질이나, 내산화성을 높이기 위해 TiSiN 또는 TiAlN등의 삼원계 질화물질로 증착된 후, CMP공정에 의해 패터닝되어 콘택홀이 매립되도록 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The diffusion barrier layer is deposited with a binary nitride material such as TiN on the entire structure including the ohmic contact layer or a ternary nitride material such as TiSiN or TiAlN to increase oxidation resistance, and is then patterned by a CMP process to form a contact hole. Capacitor manufacturing method of a semiconductor device, characterized in that formed to be buried. 제 2 항에 있어서,The method of claim 2, 상기 콘택플러그가 형성된 후, 전체 구조 상부에 옥사이드막이 5000∼20000Å의 두께로 증착된 후, 소정의 포토마스크 및 식각공정에 의해 상기 콘택플러그가 노출되도록 패터닝되어 상기 더미 패턴층이 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.After the contact plug is formed, an oxide film is deposited on the entire structure to a thickness of 5000 to 20000 microns, and then patterned to expose the contact plug by a predetermined photomask and etching process to form the dummy pattern layer. A method for manufacturing a capacitor of a semiconductor device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 Ru, Ir, Pt, RuOx 및 IrOx중 어느 하나의 물질이 CVD에 의해 증착되어 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The lower electrode is a capacitor manufacturing method of a semiconductor device, characterized in that any one of Ru, Ir, Pt, RuOx and IrOx is deposited by CVD. 제 1 항에 있어서,The method of claim 1, 상기 제 1 희생층은 BST, SiO2 및 Si3N4중 어느 하나의 물질이 증착되어 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first sacrificial layer is a capacitor manufacturing method of the semiconductor device, characterized in that formed by depositing any one material of BST, SiO 2 and Si 3 N 4 . 제 1 항에 있어서,The method of claim 1, 상기 제 1 열처리 공정은 400∼700℃의 온도범위에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first heat treatment step is performed in a temperature range of 400 ~ 700 ℃ Capacitor manufacturing method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 희생층은 HF 수용액을 이용한 식각공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first sacrificial layer is a capacitor manufacturing method of the semiconductor device, characterized in that removed by the etching process using a HF aqueous solution. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 BST가 350∼450℃의 온도범위에서 MOCVD에 의해 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dielectric film is a capacitor manufacturing method of a semiconductor device, characterized in that the BST is formed by MOCVD in the temperature range of 350 ~ 450 ℃. 제 1 항에 있어서,The method of claim 1, 상기 유전체막을 포함한 전체 구조 상부는 600∼800℃의 온도범위와 질소분위기에서 열처리된 후, 300∼500℃의 온도와 산소분위기에서 급속 열처리되거나, N2O플라즈마에 의해 플라즈마 처리되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The upper part of the entire structure including the dielectric film may be heat-treated at a temperature range of 600 to 800 ° C. and a nitrogen atmosphere, and then rapidly heat-treated at a temperature of 300 to 500 ° C. and an oxygen atmosphere, or further plasma-treated by N 2 O plasma. A method for manufacturing a capacitor of a semiconductor device, characterized in that. 제 10 항에 있어서,The method of claim 10, 상기 유전체막은 300∼500℃의 온도범위와 1mTorr∼2Torr의 압력으로 O2플라 즈마 또는 UV-03처리 되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dielectric film is a method of manufacturing a capacitor of a semiconductor device, characterized in that the O 2 plasma or UV-03 treatment at a temperature range of 300 ~ 500 ℃ and a pressure of 1mTorr ~ 2Torr. 제 1 항에 있어서,The method of claim 1, 상기 상부전극은 전체 구조 상부에 Ru, Ir, Pt, RuOx 및 IrOx중 어느 하나의 물질이 CVD에 의해 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The upper electrode is a capacitor manufacturing method of a semiconductor device, characterized in that any one of Ru, Ir, Pt, RuOx and IrOx material is formed by CVD on the entire structure. 제 1 항에 있어서,The method of claim 1, 상기 제 2 열처리 공정은 400 내지 700℃의 온도범위에서 실시되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second heat treatment process is a capacitor manufacturing method of a semiconductor device characterized in that it comprises a step carried out at a temperature range of 400 to 700 ℃. 제 13 항에 있어서,The method of claim 13, 상기 제 2 희생층은 BST로 형성되며, HF 수용액을 이용한 식각공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second sacrificial layer is formed of BST, the capacitor manufacturing method of the semiconductor device, characterized in that removed by an etching process using an aqueous solution of HF.
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