KR100734640B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 캐패시터의 하부전극을 이중층으로 형성함과 아울러 소정의 열처리공정으로 열처리하여 이중층의 하부전극중 하부층을 얇게 산화시킴으로써, 후속 열처리공정시 유전체막에 포함된 산소가 하부전극방향으로 침투되는 것을 방지할 수 있다. 이로 인해, 하부전극과 유전체막의 반응에 의해 반응상의 생성을 억제하여 하부전극과 유전체막간의 계면특성 및 유전체막의 표면형상을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, wherein the lower electrode of the capacitor is formed into a double layer and heat-treated by a predetermined heat treatment process to thinly oxidize the lower layer of the lower electrode of the double layer to be included in the dielectric film during the subsequent heat treatment process. The oxygen can be prevented from penetrating the lower electrode direction. Accordingly, the present invention relates to a method for manufacturing a capacitor of a semiconductor device capable of suppressing generation of a reaction phase by reaction of a lower electrode and a dielectric film, thereby improving the interface characteristics between the lower electrode and the dielectric film and the surface shape of the dielectric film.

유전체막 표면향상, 캐패시터, 적층구조의 하부전극Improved dielectric film surface, capacitor, bottom electrode of laminated structure

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device} Method of manufacturing a capacitor in semiconductor device             

도 1(a) 내지 도 1(c)는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도. 1 (a) to 1 (c) are cross-sectional views of a semiconductor device sequentially shown in order to explain a method for manufacturing a capacitor of a semiconductor device according to the prior art.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
2 (a) to 2 (d) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명>     <Explanation of symbols for the main parts of the drawings>

1,11 : 반도체 기판 2,12 : 층간절연층1,11 semiconductor substrate 2,12 interlayer insulating layer

3,13 : 다결정실리콘막 4,14 : 오믹콘택층3,13 polycrystalline silicon film 4,14 ohmic contact layer

5,15 : 확산방지막 6,16 : 콘택플러그5,15: diffusion barrier 6,16: contact plug

7,19 : 하부전극 8,20 : 유전체막7,19: lower electrode 8,20: dielectric film

9,21 : 상부전극 17 : 제 1 전극9,21: upper electrode 17: first electrode

18 : 제 2 전극18: second electrode

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 캐패시터의 하부전극을 이중층으로 형성함과 아울러 소정의 열처리공정으로 열처리하여 이중층의 하부전극중 하부층을 얇게 산화시킴으로써, 후속 열처리공정시 유전체막에 포함된 산소가 하부전극방향으로 침투되는 것을 방지할 수 있다. 이로 인해, 하부전극과 유전체막의 반응에 의해 반응상의 생성을 억제하여 하부전극과 유전체막간의 계면특성 및 유전체막의 표면형상을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device. In particular, the lower electrode of the capacitor is formed as a double layer and heat-treated by a predetermined heat treatment process to thinly oxidize the lower layer of the lower electrode of the double layer. The contained oxygen can be prevented from penetrating in the direction of the lower electrode. Accordingly, the present invention relates to a method for manufacturing a capacitor of a semiconductor device capable of suppressing generation of a reaction phase by reaction of a lower electrode and a dielectric film, thereby improving the interface characteristics between the lower electrode and the dielectric film and the surface shape of the dielectric film.

DRAM의 집적도가 증가하면서 보다 높은 유전율과 작은 누설전류 특성이 요구됨에 따라 캐패시터의 구조는 누설전류가 작은 MIM 구조로의 변화가 요구되고 있다. 현재 MIM 구조의 캐패시터는 하부전극, 유전체막 및 상부전극의 적층구조로 형성된다. As the integration of DRAMs increases, higher dielectric constants and smaller leakage current characteristics are required, and therefore, the capacitor structure needs to be changed to a MIM structure with a small leakage current. The capacitor of the current MIM structure is formed of a stacked structure of a lower electrode, a dielectric film and an upper electrode.

통상, 이런 구조에서 캐패시터의 유전체막을 형성하기 위한 열처리공정시, 가해지는 고온과 산소에 의해 유전체막과 하부전극의 계면간에 반응상이 생성되어 캐패시터의 전기적인 특성, 즉, 유전적인 성질 및 누설전류가 크게 열화되는 문제가 발생한다. 또한, 반응상이 생성되지 않더라도 증착중에 유전체막중에 포함된 산소를 빼앗아 오기 때문에 유전체막의 유전적인 특성이 저하되는 문제가 발생한다. Usually, in such a structure, in the heat treatment process for forming the dielectric film of the capacitor, a reaction phase is generated between the interface between the dielectric film and the lower electrode due to the high temperature and oxygen applied so that the electrical characteristics of the capacitor, that is, the dielectric property and leakage current There is a problem of greatly deteriorating. In addition, even if the reaction phase is not generated, since the oxygen contained in the dielectric film is taken away during deposition, a problem occurs that the dielectric properties of the dielectric film are degraded.

이를 도 1(a) 내지 도 1(c)를 참조하여 상세히 설명하면 다음과 같다. This will be described in detail with reference to FIGS. 1 (a) to 1 (c) as follows.                         

도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연층(2)이 증착된 후, 소정의 식각공정에 의해 반도체 기판(1)의 소정 부위가 노출되도록 콘택홀이 형성된다.Referring to FIG. 1A, an interlayer insulating layer 2 is first deposited on a semiconductor substrate 1 having a predetermined structure, and then a predetermined portion of the semiconductor substrate 1 is exposed by a predetermined etching process. Contact holes are formed.

이후, 콘택홀이 매립되도록 다결정실리콘막(3), TiSi2로 구성된 오믹콘택층(4), 및 TiN 계통의 질화막으로 구성된 확산방지막(5)의 적층구조로 콘택플러그(6)가 형성된다.Thereafter, the contact plug 6 is formed in a laminated structure of the polycrystalline silicon film 3, the ohmic contact layer 4 made of TiSi 2 , and the diffusion barrier film 5 made of a nitride film of a TiN system.

도 1(b)를 참조하면, 콘택플러그(6)를 포함한 전체 구조 상부에 귀금속 또는 전도성물질의 하부전극(7)이 증착된 후, 소정의 형태로 패터닝되어 형성된다. Referring to FIG. 1 (b), a lower electrode 7 of a noble metal or a conductive material is deposited on the entire structure including the contact plug 6 and then patterned to form a predetermined shape.

도 1(c)를 참조하면, 하부전극(7)을 포함한 전체 구조 상부에 BST의 유전체막(8)이 소정의 증착공정에 의해 증착된 후, 패터닝되어 형성됨과 아울러 그 상부에 상부전극(9)이 형성된다.
Referring to FIG. 1C, after the dielectric film 8 of BST is deposited on the entire structure including the lower electrode 7 by a predetermined deposition process, it is patterned and formed on top of the upper electrode 9. ) Is formed.

그러나, 유전체막을 형성하기 위한 열처리공정시, 가해지는 고온과 산소에 의해 유전체막과 하부전극의 계면간에 반응상이 생성되어 캐패시터의 유전적인 성질 및 누설전류가 크게 열화되는 문제가 발생한다. However, in the heat treatment process for forming the dielectric film, a reaction phase is generated between the interface between the dielectric film and the lower electrode due to the high temperature and oxygen applied, thereby greatly deteriorating the dielectric properties of the capacitor and the leakage current.

따라서, 본 발명의 목적은 캐패시터의 유전체막을 형성하기 위한 소정의 열처리공정시, 가해지는 고온과 산소에 의해 유전체막과 하부전극의 계면간에 생성되 는 반응상으로 인해 캐패시터의 유전적인 성질 및 누설전류가 열화되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. Accordingly, an object of the present invention is the dielectric property and leakage current of a capacitor due to the reaction phase generated between the interface of the dielectric film and the lower electrode by high temperature and oxygen applied during a predetermined heat treatment process for forming the dielectric film of the capacitor. The present invention provides a method of manufacturing a capacitor of a semiconductor device to prevent deterioration.

본 발명의 또 다른 목적은 캐패시터의 하부전극을 이중층으로 형성함과 아울러 소정의 열처리공정으로 열처리하여 이중층의 하부전극중 하부층을 얇게 산화시킴으로써, 후속 열처리공정시 유전체막에 포함된 산소가 하부전극방향으로 침투되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.
Another object of the present invention is to form a lower electrode of the capacitor as a double layer and heat treatment by a predetermined heat treatment process to thinly oxidize the lower layer of the lower electrode of the double layer, the oxygen contained in the dielectric film during the subsequent heat treatment process in the lower electrode direction The present invention provides a method of manufacturing a capacitor of a semiconductor device that can prevent the penetration into.

본 발명은 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 메우도록 콘택플러그를 형성하는 단계, 상기 콘택플러그 상부에 제 1 전극 및 제 2 전극이 적층된 적층구조의 하부전극을 증착한 후, 상기 하부전극을 열처리하여 상기 하부전극의 제 1 전극을 산화시키는 단계, 및 상기 하부전극 상부에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함한다. According to an embodiment of the present invention, after forming an insulating film on a semiconductor substrate having a predetermined structure, forming a contact hole to expose a predetermined region of the semiconductor substrate by etching a predetermined region of the insulating film, and contact plugs to fill the contact hole. Forming a lower electrode in a stacked structure in which a first electrode and a second electrode are stacked on the contact plug, and then oxidizing the first electrode of the lower electrode by heat treating the lower electrode; And sequentially forming a dielectric film and an upper electrode on the lower electrode.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 2 (a) to 2 (d) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.                     

도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(11) 상부에 층간절연층(12)이 형성된다. 층간절연층(12)은 반도체 기판(11)의 소정 부분이 노출되도록 패터닝되어 자신의 소정 부위에 콘택홀이 형성된다. 콘택홀이 형성된 반도체 기판(11) 상부에는 콘택홀을 메우도록 콘택플러그(16)가 형성된다. Referring to FIG. 2A, an interlayer insulating layer 12 is first formed on a semiconductor substrate 11 having a predetermined structure. The interlayer insulating layer 12 is patterned so that a predetermined portion of the semiconductor substrate 11 is exposed to form contact holes in its predetermined portion. The contact plug 16 is formed on the semiconductor substrate 11 on which the contact hole is formed to fill the contact hole.

콘택플러그(16)는 다결정실리콘막(13), 오믹콘택층(14) 및 확산방지막(15)이 형성된 적층구조로 형성된다. The contact plug 16 is formed in a laminated structure in which the polysilicon film 13, the ohmic contact layer 14, and the diffusion barrier film 15 are formed.

오믹콘택층(14)은 확산방지막(15)과 다결정실리콘막(13)간에 상호 접촉력을 높이기 위해 TiSi2가 일반적으로 사용된다. 확산방지막(15)은 TiN, TaN, TiSiN, TiAlN등의 질화물이 형성된다. In the ohmic contact layer 14, TiSi 2 is generally used to increase the mutual contact force between the diffusion barrier 15 and the polysilicon layer 13. The diffusion barrier 15 is formed of nitrides such as TiN, TaN, TiSiN, TiAlN, and the like.

도 2(b)를 참조하면, 콘택플러그(16)를 포함한 전체 구조 상부에 200∼500℃의 온도범위에서 100∼1000Å의 두께로 하부전극(19)이 형성된다.Referring to FIG. 2 (b), the lower electrode 19 is formed on the entire structure including the contact plug 16 at a thickness of 100 to 1000 kPa over a temperature range of 200 to 500 ° C. FIG.

하부전극(19)은 Ru, RuO2, Ir, IrO2, Rh 및 RhO2중 어느 하나의 물질이 증착된 후, 패터닝되어 형성되는 제 1 전극(17)과, 제 1 전극(17)을 포함한 전체 구조 상부에 Pt가 증착된 후, 패터닝되어 형성되는 제 2 전극(18)의 적층구조로 형성된다.The lower electrode 19 includes a first electrode 17 formed by patterning and then patterning any one of Ru, RuO 2 , Ir, IrO 2 , Rh, and RhO 2 , and a first electrode 17. After Pt is deposited on the entire structure, it is formed as a stacked structure of the second electrode 18 formed by patterning.

여기서, 하부전극(19)은 100∼900Å의 두께로 Ru의 제 1 전극(17)이 증착된 후, 그 상부에 50∼300Å의 두께로 Pt의 제 2 전극(18)이 증착되어 형성되거나, 100∼900Å의 두께로 RuO2의 제 1 전극(17)이 증착된 후, 그 상부에 50∼300Å의 두께로 Pt의 제 2 전극(18)이 증착되어 형성되거나, 100∼900Å의 두께로 Ir의 제 1 전극(17)이 증착된 후, 그 상부에 50∼300Å의 두께로 Pt의 제 2 전극(18)이 증착되어 형성되거나, 100∼900Å의 두께로 IrO2의 제 1 전극(17)이 증착된 후, 그 상부에 50∼300Å의 두께로 Pt의 제 2 전극(18)이 증착되어 형성되거나, 100∼900Å의 두께로 Rh의 제 1 전극(17)이 증착된 후, 그 상부에 50∼300Å의 두께로 Pt의 제 2 전극(18)이증착되어 형성되거나, 100∼900Å의 두께로 RhO2의 제 1 전극(17)이 증착된 후, 그 상부에 50∼300Å의 두께로 Pt의 제 2 전극(18)이 증착되어 형성된다. Here, the lower electrode 19 is formed by depositing the first electrode 17 of Ru to a thickness of 100 to 900 mV, and then depositing the second electrode 18 of Pt to a thickness of 50 to 300 mW thereon, or After the first electrode 17 of RuO 2 is deposited to a thickness of 100 to 900 kPa, the second electrode 18 of Pt is formed to a thickness of 50 to 300 kPa on the upper portion thereof, or Ir to a thickness of 100 to 900 kPa. After the first electrode 17 is deposited, the second electrode 18 of Pt is formed by depositing a thickness of 50 to 300 kPa thereon, or the first electrode 17 of IrO 2 to a thickness of 100 to 900 kPa. After the deposition, the second electrode 18 of Pt is formed by depositing 50-300 kPa on the upper portion thereof, or the first electrode 17 of Rh is deposited on the upper portion of 100-900 kPa. Pt is formed by depositing a second electrode 18 of Pt to a thickness of 50 to 300 kPa, or after depositing the first electrode 17 of RhO 2 to a thickness of 100 to 900 kPa, and then, Pt to a thickness of 50 to 300 kPa thereon. Of the second electrode 18 is deposited It is made.

또한, 제 1 전극(17)은 조밀하고 균일한 산화층을 형성하기 위해 100∼500℃의 온도범위와 소정의 속도로 가속됨과 아울러 이온화된 산소분위기에서 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 소정의 속도로 가속됨과 아울러 이온화된 Ar분위기에서 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 소정의 속도로 가속됨과 아울러 이온화된 산소 및 Ar분위기에서 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 소정의 속도로 가속됨과 아울러 이온화된 질소 및 산소분위기에서 1∼5분동안 열처리되거나, NH4로 열처리된 후, 100∼500℃의 온도범위와 소정의 속도로 가속됨과 아울러 이온화된 산소분위기에서 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 NH4플라즈마와 산소플라즈마로 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 자외선 오존으로 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 N2O플라즈마로 1∼5분동안 열처리된다. In addition, the first electrode 17 is accelerated at a predetermined temperature and a temperature range of 100 to 500 ° C. to form a dense and uniform oxide layer, and heat-treated for 1 to 5 minutes in an ionized oxygen atmosphere, or 100 to 500 ° C. Accelerated to a predetermined temperature and at a predetermined rate and then heat treated in an ionized Ar atmosphere for 1 to 5 minutes, or accelerated at a predetermined temperature and a temperature range of 100 to 500 ° C., and then 1 to 5 minutes in an ionized oxygen and Ar atmosphere. Heat treated for 1 to 5 minutes in an ionized nitrogen and oxygen atmosphere, or accelerated to a predetermined speed with a temperature range of 100 to 500 ° C., or heat treated with NH 4 , followed by a temperature range of 100 to 500 ° C. Heat treated for 1 to 5 minutes in an ionized oxygen atmosphere, heat treated at 100 to 500 ° C for 1 to 5 minutes with NH 4 plasma and oxygen plasma, or at 100 to 500 ° C. Ultraviolet With ozone, or heat-treated for 1-5 minutes, and heat-treated for 1-5 minutes at a temperature range and the N 2 O plasma of 100~500 ℃.

제 2 전극(18)이 형성된 후, 제 2 전극(18)을 포함한 전체 구조 상부는 100 ∼500℃의 온도범위와 산소분위기에서 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 Ar와 O2가 소정 비율로 혼합된 혼합가스분위기에서 1∼5분동안 열처리되거나, 100∼500℃의 온도범위와 N2와 O2가 소정 비율로 혼합된 혼합가스분위기에서 1∼5분동안 열처리된다. After the second electrode 18 is formed, the entire upper structure including the second electrode 18 is heat-treated for 1 to 5 minutes in a temperature range of 100 to 500 ° C. and an oxygen atmosphere, or Ar and a temperature range of 100 to 500 ° C. And heat treatment for 1 to 5 minutes in a mixed gas atmosphere mixed with O 2 at a predetermined ratio, or heat treatment for 1 to 5 minutes in a mixed gas atmosphere mixed with N 2 and O 2 at a temperature range of 100 to 500 ° C. do.

도 2(d)를 참조하면, 하부전극(19)을 포함한 전체 구조 상부에 유전체막(20) 및 상부전극(21)이 순차적으로 형성된다. Referring to FIG. 2D, the dielectric film 20 and the upper electrode 21 are sequentially formed on the entire structure including the lower electrode 19.

여기서, 유전체막(20)은 열처리공정에 의해 열처리되는데, 열처리공정은 상부전극(21) 형성전에 이루어진다. Here, the dielectric film 20 is heat treated by a heat treatment process, which is performed before the upper electrode 21 is formed.

열처리공정은 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 이루어진다. The heat treatment process is a temperature range of 600 to 800 ℃ and O 2 , N 2 , NH 4 , a mixed gas in which Ar and O 2 are mixed in a predetermined ratio, a mixed gas in which N 2 and O 2 is mixed in a predetermined ratio, Ar and O 2 , a mixed plasma of N 2 and O 2 , an N 2 O plasma, an NH 4 plasma, and an ultraviolet ozone atmosphere.

전술한 바와 같이, 본 발명은 소정의 구조가 형성된 반도체 기판 상부에 콘택플러그를 형성한 후, 그 상부에 캐패시터의 하부전극을 이중층으로 형성함과 아울러 소정의 열처리공정으로 열처리하여 이중층의 하부전극중 하부층을 얇게 산화시키고, 그 상부에 유전체막과 상부전극이 증착된후, 패터닝되어 형성된다.
As described above, in the present invention, after forming the contact plug on the semiconductor substrate having the predetermined structure, the lower electrode of the capacitor is formed as a double layer on the upper portion thereof, and the heat treatment is performed by a predetermined heat treatment process. The lower layer is thinly oxidized, and a dielectric film and an upper electrode are deposited thereon, and then patterned.

상술한 바와 같이, 본 발명은 캐패시터의 하부전극을 이중층으로 형성함과 아울러 소정의 열처리공정으로 열처리하여 이중층의 하부전극중 하부층을 얇게 산화시킴으로써, 후속 열처리공정시 유전체막에 포함된 산소가 하부전극방향으로 침투되는 것을 방지할 수 있다. 이로 인해, 하부전극과 유전체막의 반응에 의해 반응상의 생성을 억제하여 하부전극과 유전체막간의 계면특성 및 유전체막의 표면형상을 향상시킬 수 있다.













As described above, the present invention forms the lower electrode of the capacitor as a double layer and heat-treats it through a predetermined heat treatment process to thinly oxidize the lower layer of the lower electrodes of the double layer, so that oxygen contained in the dielectric film during the subsequent heat treatment process is lower electrode. Penetration can be prevented. As a result, the formation of the reaction phase can be suppressed by the reaction between the lower electrode and the dielectric film, thereby improving the interface characteristics between the lower electrode and the dielectric film and the surface shape of the dielectric film.













Claims (9)

소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계;After forming an insulating film on the semiconductor substrate having a predetermined structure, forming a contact hole for etching the predetermined region of the insulating layer to expose the predetermined region of the semiconductor substrate; 상기 콘택홀을 메우도록 콘택플러그를 형성하는 단계;Forming a contact plug to fill the contact hole; 상기 콘택플러그 상부에 제 1 전극 및 제 2 전극이 적층된 적층구조의 하부전극을 증착한 후, 상기 하부전극을 열처리하여 상기 하부전극의 제 1 전극을 산화시키는 단계; 및Depositing a lower electrode of a stacked structure in which a first electrode and a second electrode are stacked on the contact plug, and then heat treating the lower electrode to oxidize the first electrode of the lower electrode; And 상기 하부전극 상부에 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And sequentially forming a dielectric film and an upper electrode on the lower electrode. 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 200 내지 500℃의 온도범위에서 100 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The lower electrode is a capacitor manufacturing method of a semiconductor device, characterized in that formed in a thickness of 100 to 1000Å over a temperature range of 200 to 500 ℃. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전극은 100 내지 900Å의 두께로 Ru, RuO2, Ir, IrO2, Rh 및 RhO2중 어느 하나의 물질이 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first electrode is a capacitor manufacturing method of a semiconductor device, characterized in that any one of the materials of Ru, RuO 2 , Ir, IrO 2 , Rh and RhO 2 is formed to a thickness of 100 to 900Å. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전극은 50 내지 300Å의 두께로 Pt가 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second electrode is a capacitor manufacturing method of the semiconductor device, characterized in that the Pt is formed to a thickness of 50 to 300Å. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전극을 산화시키는 단계는 100 내지 500℃의 온도범위에서 1 내지 5분동안 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The step of oxidizing the first electrode is a capacitor manufacturing method of a semiconductor device, characterized in that the heat treatment for 1 to 5 minutes in a temperature range of 100 to 500 ℃. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전극을 산화시키는 단계는 NH4로 열처리된 후, 100 내지 500℃의 온도범위에서 1 내지 5분동안 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The step of oxidizing the first electrode is heat treatment with NH 4 , the capacitor manufacturing method of the semiconductor device, characterized in that the heat treatment for 1 to 5 minutes at a temperature range of 100 to 500 ℃. 제 5 항 및 제 6 항 중 어느 한항에 있어서, The method according to any one of claims 5 and 6, 상기 제 1 전극을 산화시키는 단계는 이온화된 산소분위기, 이온화된 Ar분위기, 이온화된 산소와 Ar이 혼합된 분위기, 이온화된 질소와 산소가 혼합된 분위기, NH4와 산소가 혼합된 혼합플라즈마 분위기, N2O플라즈마 분위기 및 자외선 오존 분위기 중 어느 하나의 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The step of oxidizing the first electrode is an ionized oxygen atmosphere, an ionized Ar atmosphere, an atmosphere in which ionized oxygen and Ar are mixed, an atmosphere in which ionized nitrogen and oxygen are mixed, a mixed plasma atmosphere in which NH 4 and oxygen are mixed, A method of manufacturing a capacitor for a semiconductor device, which is carried out in either an N 2 O plasma atmosphere or an ultraviolet ozone atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전극이 형성된 후, 상기 제 2 전극을 포함한 전체 구조 상부는 100 내지 500℃의 온도범위와 산소분위기에서 1 내지 5분동안 열처리되거나, 100 내지 500℃의 온도범위와 Ar와 O2의 혼합가스분위기에서 1 내지 5분동안 열처리되거나, 100 내지 500℃의 온도범위와 N2와 O2의 혼합가스분위기에서 1 내지 5분동안 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.After the second electrode is formed, the entire structure including the second electrode is heat-treated for 1 to 5 minutes in a temperature range of 100 to 500 ℃ and oxygen atmosphere, or a temperature range of 100 to 500 ℃ and Ar and O 2 A heat treatment for 1 to 5 minutes in a mixed gas atmosphere, or a heat treatment for 1 to 5 minutes in a mixed gas atmosphere of N 2 and O 2 and a temperature range of 100 to 500 ℃. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 상기 상부전극 형성전에 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2의 혼합가스분위기, N2와 O2의 혼합가스분위기, Ar과 O2의 혼합 플라즈마 분위기, N2와 O2의 혼합 플라즈마 분위기, N2O 플라즈마 분위기, NH4 플라즈마 분위기 및 자외선 오존 분위기 중 어느 하나의 분위기에서 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법. The dielectric film is a mixture of the above temperature range, and O of the electrode before the formation of 600~800 ℃ 2, N 2, NH 4, Ar and O 2 mixed gas atmosphere, a mixed gas atmosphere of N 2 and O 2, Ar and O 2 A heat treatment in a plasma atmosphere, a mixed plasma atmosphere of N 2 and O 2 , an N 2 O plasma atmosphere, an NH 4 plasma atmosphere, and an ultraviolet ozone atmosphere.
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