KR100322839B1 - Method of fabricating capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 기판 상에 화학기상증착법을 이용하여 텅스텐 하부전극을 형성하는 단계와, 상기 텅스텐 하부전극을 포함한 기판 전면에 후속 Ta2O5의 열공정 시 상기 텅스텐 하부전극이 산화되는 것을 억제하기 위하여 화학기상증착법으로 텅스텐실리사이드를 증착하는 단계와, 상기 텅스텐 실리사이드층상에 Ta2O5유전막을 증착하고 열공정을 실시하는 단계와, 상기 Ta2O5유전막 상부에 캐패시터 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체소자의 커패시터 형성방법을 제공함으로써 커패시터 용량을 확보하고 누설전류를 감소시킬 수 있도록 한다.The present invention provides a method of forming a tungsten lower electrode on a substrate by chemical vapor deposition, and for suppressing oxidation of the tungsten lower electrode during a subsequent thermal process of Ta 2 O 5 on the front surface of the substrate including the tungsten lower electrode. Depositing tungsten silicide by chemical vapor deposition; depositing a Ta 2 O 5 dielectric layer on the tungsten silicide layer and performing a thermal process; and forming a capacitor upper electrode on the Ta 2 O 5 dielectric layer. By providing a method of forming a capacitor of the semiconductor device is made to ensure the capacitor capacity and to reduce the leakage current.
Description
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로, 특히 Ta2O5를 유전물질로 이용하는 커패시터의 하부전극으로 텅스텐 박막을 이용하는 반도체소자의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device using a tungsten thin film as a lower electrode of a capacitor using Ta 2 O 5 as a dielectric material.
Ta2O5는 유전상수가 25정도이며 열적, 화학적 안정성과 CVD증착에 의한 층덮임성이 우수하므로 기존의 NO 또는 ONO의 유전재료를 대체할 유망한 재료이다. 현재까지 Ta2O5의 하부전극으로는 RTN(Rapid Thermal Nitrization)처리된 폴리실리콘을 사용하고, 상부전극으로는 TiN을 주로 사용하고 있지만, 소자의 집적도가 높아지고 보다 큰 커패시터 용량을 확보하기 위해서는 하부전극도 금속재료를 사용하는 MIM(metal/insulator/metal)구조의 적용이 필수적이다. 그러나 금속 하부전극은 내산화성이 취약하므로 Ta2O5의 증착과 결정화를 위한 후속 열공정(O2 또는 N2O분위기) 동안에 산화가 되어 전극특성을 상실하게 되고 따라서 신뢰성 있는 커패시터의 형성이 불가능하다. 따라서 현재는 MIM 커패시터구조의 실현을 위하여 Ta2O5의 후속공정을 개량하는 연구와 함께 내산화성이 뛰어난 하부전극 재료를 찾는 연구가 활발히 진행중이다.Ta 2 O 5 has a dielectric constant of about 25, and is a promising material that can replace the existing NO or ONO dielectric materials because of its thermal and chemical stability and layer coverage by CVD deposition. Until now, RTN (Rapid Thermal Nitrization) -treated polysilicon is used as the lower electrode of Ta 2 O 5 , and TiN is mainly used as the upper electrode, but in order to increase the integration of devices and to secure larger capacitor capacity, It is essential to apply MIM (metal / insulator / metal) structure that uses metal as electrode. However, since the metal lower electrode is poor in oxidation resistance, it is oxidized during the subsequent thermal process (O 2 or N 2 O atmosphere) for the deposition and crystallization of Ta 2 O 5 , thereby losing electrode characteristics, thus making it impossible to form a reliable capacitor. Therefore, in order to realize the MIM capacitor structure, researches to improve the post-process of Ta 2 O 5 and search for the lower electrode material having excellent oxidation resistance are actively conducted.
기존의 반도체소자에서의 Ta2O5을 이용한 커패시터 형성방법을 간략히 설명하면 다음과 같다. 도 1에 나타낸 바와 같이 반도체기판(10)상에 도핑된 폴리실리콘층으로 커패시터 하부전극(2)을 형성한 후, 그 상부에 Ta2O5와 하부의 폴리실리콘과의 산화반응을 최소화하기 위하여 질화실리콘과 실리콘 산화막으로 구성된 SiON층(3)을 형성한 후, Ta2O5(4)를 증착한 다음, Ta2O5막(4) 상부에 커패시터 상부전극(5)을 형성함으로써 커패시터를 완성한다. 도 1에서 참조부호 1은 절연층을 나타낸다.Brief description of the capacitor formation method using Ta 2 O 5 in the conventional semiconductor device. As shown in FIG. 1, after forming the capacitor lower electrode 2 with the polysilicon layer doped on the semiconductor substrate 10, in order to minimize the oxidation reaction between Ta 2 O 5 and polysilicon at the top thereof. After the SiON layer 3 composed of silicon nitride and silicon oxide film was formed, Ta 2 O 5 (4) was deposited, and then the capacitor was formed by forming a capacitor upper electrode 5 on the Ta 2 O 5 film 4. Complete In FIG. 1, reference numeral 1 denotes an insulating layer.
반도체소자의 초고집적화에 따라서 1기가 디램 이상의 초고집적 소자에서는 충분한 커패시터 용량을 확보하기 어렵게 되었다. 이를 해결하기 위해서는 유전체의 증착 두께를 최소화해야 하지만 상기와 같은 방법으로 커패시터를 제조하는 경우에는 누설전류가 크게 증가하는 문제점이 발생한다. 따라서 충분한 커패시터 용량 확보와 동시에 누설전류를 최대한 감소시키기 위해서는 새로운 하부전극의 도입이 필요하게 된다.Due to the ultra-high integration of semiconductor devices, it is difficult to secure sufficient capacitor capacity in ultra-high density devices of more than 1 gigabyte DRAM. In order to solve this problem, it is necessary to minimize the deposition thickness of the dielectric, but when the capacitor is manufactured in the above-described way, the leakage current greatly increases. Therefore, in order to secure sufficient capacitor capacity and reduce leakage current as much as possible, it is necessary to introduce a new lower electrode.
본 발명은 상술한 문제점을 해결하기 위한 것으로, Ta2O5를 유전물질로 이용하는 커패시터의 하부전극을 텅스텐으로 형성하고 그 상부에 후속 Ta2O5유전막 열 공정 시 상기 텅스텐 하부전극의 산화를 방지하기 위한 텅스텐 실리사이드를 형성하여 커패시터 용량을 확보하고 누설전류를 감소시킬 수 있도록 하는 반도체 소자의 커패시터 형성방법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above-mentioned problems, and the lower electrode of the capacitor using Ta 2 O 5 as a dielectric material is formed of tungsten and prevents oxidation of the lower tungsten lower electrode during a subsequent Ta 2 O 5 dielectric film thermal process thereon. It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device that can form a tungsten silicide to secure the capacitor capacity and reduce the leakage current.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 커패시터 형성방법은기판 상에 화학기상증착법을 이용하여 텅스텐 하부전극을 형성하는 단계; 상기 텅스텐 하부전극을 포함한 기판 전면에 후속 Ta2O5의 열공정 시 상기 텅스텐 하부전극이 산화되는 것을 억제하기 위하여 화학기상증착법으로 텅스텐실리사이드를 증착하는 단계; 상기 텅스텐 실리사이드층상에 Ta2O5유전막을 증착하고 열공정을 실시하는 단계; 및 상기 Ta2O5유전막 상부에 캐패시터 상부전극을 형성하는 단계를 포함하여 이루어진다.The capacitor forming method of the semiconductor device of the present invention for achieving the above object comprises the steps of forming a tungsten lower electrode on the substrate using a chemical vapor deposition method; Depositing tungsten silicide by chemical vapor deposition to inhibit oxidation of the tungsten lower electrode during a subsequent thermal process of Ta 2 O 5 on the substrate including the tungsten lower electrode; Depositing a Ta 2 O 5 dielectric film on the tungsten silicide layer and performing a thermal process; And forming a capacitor upper electrode on the Ta 2 O 5 dielectric layer.
도 1은 종래기술에 의해 제조된 반도체소자의 커패시터 단면도,1 is a cross-sectional view of a capacitor of a semiconductor device manufactured by the prior art,
도 2a 및 2b는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 형성 공정을 도시한 단면도,2A and 2B are cross-sectional views illustrating a capacitor forming process of a semiconductor device according to an embodiment of the present invention;
도 3a 내지 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 형성 공정을 도시한 단면도,3A to 3E are cross-sectional views illustrating a capacitor forming process of a semiconductor device according to another embodiment of the present invention;
도 4는 본 발명의 또 다른 실시예에 따라 형성된 반도체 소자의 커패시터 단면도.4 is a cross-sectional view of a capacitor of a semiconductor device formed in accordance with another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1.절연막 2.폴리실리콘1.Insulation film 2.Polysilicon
6.Ti 7.TiN6.Ti 7.TiN
8.텅스텐 하부전극 9.텅스텐 실리사이드8.Tungsten lower electrode 9.Tungsten silicide
10.기판 14.Ta2O5막10.Substrate 14.Ta 2 O 5 membrane
15.상부전극15. Upper electrode
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
본 발명에서는 소정의 공정을 거친 반도체 소자에 하부전극 형성 공정으로서 먼저 화학기상증착법(Chemical Vapor Deposition; 이하 CVD라 함)에 의해 W(텅스텐)을 증착한다. CVD-W은 전기전도도가 매우 우수하므로 좋은 전극재료이며, 또한 비저항이 10μΩ-cm정도로 매우 낮고 Ta2O5와의 일함수 차이도 기존의 폴리실리콘은 물론 다른 금속전극 후보인 TiN등에 비해 크기 때문에 큰 유전용량에도 낮은 누설전류를 가질 수 있는 장점이 있다. 이러한 CVD-W을 하부전극으로 사용하여 실린더 또는 트렌치등의 전극구조를 형성하게 된다. 이후 WF6와 SiH4, Si2H6, DCS등을 반응시키는 방법을 사용하여 W막 상부에 적당한 두께의 텅스텐실리사이드(WSix)를 형성한다. 이러한 WSix는 전기전도도등은 W보다 조금 떨어지지만 내산화성이 우수하여Ta2O5의 후속 열공정에도 산화되지 않고 W하부전극을 보호하는 역할을 하게 된다. 이후 Ta2O5증착과 후속공정, 그리고 다시 금속 상부전극 형성공정을 진행하여 캐패시터를 완성한다.In the present invention, W (tungsten) is first deposited by chemical vapor deposition (CVD) as a lower electrode forming process on a semiconductor device that has undergone a predetermined process. CVD-W is a good electrode material because it has very good electrical conductivity, and its specific resistance is very low, such as 10μΩ-cm, and the work function difference with Ta 2 O 5 is larger than that of conventional polysilicon as well as other metal electrode candidate TiN. Dielectric capacitance also has the advantage of having a low leakage current. The CVD-W is used as a lower electrode to form an electrode structure such as a cylinder or a trench. Thereafter, tungsten silicide (WSix) having a suitable thickness is formed on the W film by using a method of reacting WF 6 with SiH 4 , Si 2 H 6 , and DCS. WSix has a slightly lower conductivity than W, but has excellent oxidation resistance, thus protecting W bottom electrode without being oxidized in subsequent thermal process of Ta 2 O 5 . After that, Ta 2 O 5 deposition, subsequent steps, and the metal upper electrode formation process is performed to complete the capacitor.
도 2a 및 2b에 본 발명의 일실시예에 의한 반도체소자의 캐패시터 제조방법을 도시하였다. 먼저, 도 2a를 참조하면, 기판(10)상에 절연막(1)을 형성하고, 이를 선택적으로 식각하여 반도체기판의 소정부분을 노출시키는 콘택홀을 형성한다. 이어서 텅스텐 증착을 위한 접착 및 확산방지막으로서 금속, 예컨대 Ti(6)를 증착하고, 계속해서 TiN(7)을 증착한다. 다음에 금속 텅스텐(8)을 증착하여 콘택홀을 완전히 매립한 후, 텅스텐막(8)과 TiN막(7) 및 Ti막(6)을 소정의 캐패시터 하부전극 패턴으로 패터닝한다.2A and 2B illustrate a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention. First, referring to FIG. 2A, an insulating film 1 is formed on the substrate 10 and selectively etched to form a contact hole exposing a predetermined portion of the semiconductor substrate. Subsequently, a metal such as Ti (6) is deposited as an adhesion and diffusion barrier for tungsten deposition, followed by TiN (7). Next, after depositing the metal tungsten 8 to completely fill the contact hole, the tungsten film 8, the TiN film 7 and the Ti film 6 are patterned by a predetermined capacitor lower electrode pattern.
이어서 도 2b에 도시된 바와 같이, 상기 텅스텐 하부전극 상부에 텅스텐 실리사이드층(9)을 형성하고, 주변의 다른 캐패시터 구조와 절연되도록 식각하여 패턴을 형성한다. 계속해서 Ta2O5(14)를 증착하여 캐패시터 유전체막을 형성한 후, 그 상부에 캐패시터 상부전극(15)을 형성하여 캐패시터 구조를 완성한다.Subsequently, as shown in FIG. 2B, a tungsten silicide layer 9 is formed on the tungsten lower electrode and etched so as to be insulated from other capacitor structures in the vicinity. Subsequently, Ta 2 O 5 (14) is deposited to form a capacitor dielectric film, and then a capacitor upper electrode 15 is formed thereon to complete the capacitor structure.
상기 캐패시터구조에서의 Ti막(6), TiN막(7), 텅스텐막(8) 및 텅스텐 실리사이드층(9)의 역할은 다음과 같다. 먼저, 기존의 캐패시터 구조에서는 하부전극으로 폴리실리콘을 사용하여 기판 실리콘과 오믹접촉이 되도록 하였다. 그러나 본 발명에서는 하부전극으로 여러층의 금속 및 실리사이드를 사용하였다. 콘택 형성후 금속 텅스텐을 증착하기에 앞서 오믹접촉을 형성하기 위하여 금속 Ti을 증착하며 텅스텐층의 접착막으로 TiN을 증착한다. 그리고 도 2b와 같이 패턴을 형성한 후, 텅스텐실리사이드(WSix)를 증착하여 Ti막(6)/TiN막(7)/텅스텐막(8)과 후에 증착될 Ta2O5가 접촉이 되지 않도록 완전히 덮은 후에 패터닝을 한다. 이와 같이 하는 주된 이유는 WSix층이 내산화특성이 우수하여 Ta2O5증착시 또는 후속 산화 분위기하 에서의 고온 열공정에 계면 반응없이 그 특성을 유지하기 때문이다. 다시 말해서, WSix층을 삽입하지 않은 경우에는 Ta2O5에 노출된 Ti막(6)/TiN막(7)/텅스텐막(8)에서 후속 열공정 시 이들 금속층의 취약한 산화특성으로 인하여 계면에 산화막이 생성되어 결국 소자특성이 현저히 저하되는 결과를 초래하게 된다.The role of the Ti film 6, the TiN film 7, the tungsten film 8 and the tungsten silicide layer 9 in the capacitor structure is as follows. First, in the conventional capacitor structure, polysilicon is used as the lower electrode to be in ohmic contact with the substrate silicon. However, in the present invention, a plurality of metals and silicides are used as the lower electrode. Prior to depositing the metal tungsten after contact formation, metal Ti is deposited to form an ohmic contact, and TiN is deposited using an adhesive film of the tungsten layer. After the pattern is formed as shown in FIG. 2B, tungsten silicide (WSix) is deposited to completely prevent the Ti film 6 / TiN film 7 / tungsten film 8 from coming into contact with Ta 2 O 5. After covering, patterning is performed. The main reason for this is that the WSix layer has excellent oxidation resistance and retains its properties without interfacial reaction during the high temperature thermal process during Ta 2 O 5 deposition or subsequent oxidizing atmosphere. In other words, in the case where the WSix layer is not inserted, the Ti film 6 / TiN film 7 / tungsten film 8 exposed to Ta 2 O 5 at the interface due to the weak oxidation characteristics of these metal layers during the subsequent thermal process are present at the interface. An oxide film is formed, resulting in a significant decrease in device characteristics.
다음에 도 3a 내지 3e에 본 발명의 다른 실시예에 의한 반도체소자의 캐패시터 제조방법을 도시하였다. 먼저, 도 3a를 참조하면, 기판(10)상에 절연막(1)을 형성하고, 캐패시터가 위치할 절연막(1)의 소정을 선택적으로 식각하여 기판과 캐패시터를 연결하기 위한 콘택홀을 형성한 후, CVD 텅스텐(8)을 100-1000Å정도의 두께로 증착하여 콘택홀을 매립한다.Next, FIGS. 3A to 3E illustrate a method of manufacturing a capacitor of a semiconductor device according to another embodiment of the present invention. First, referring to FIG. 3A, after forming the insulating film 1 on the substrate 10 and selectively etching a predetermined portion of the insulating film 1 on which the capacitor is to be formed, forming a contact hole for connecting the substrate and the capacitor. CVD tungsten (8) is deposited to a thickness of about 100-1000 mm 3 to fill in the contact holes.
이어서 도 3b에 나타낸 바와 같이 마스크와 식각공정을 이용하여 텅스텐 하부전극을 형성한다. 본 실시예에서는 실린더 캐패시터 구조를 예로 들었으나 평판이나 트렌치등의 캐패시터 구조를 사용할 수도 있다.Next, as shown in FIG. 3B, a tungsten lower electrode is formed using a mask and an etching process. In the present embodiment, the cylinder capacitor structure is taken as an example, but a capacitor structure such as a flat plate or a trench may be used.
다음에 도 3c에 나타낸 바와 같이 상기 텅스텐 하부전극(8)을 포함한 기판 전면에 CVD WSix(9)을 50-500Å정도의 두께로 증착한 후, 도 3d에 나타낸 바와 같이 유전물질로서 Ta2O5(14)을 증착하고 유전특성을 높이기 위해 별도의 열공정을 실시한다. 이때 열공정에는 N2O분위기에서의 어닐링 또는 플라즈마 처리, O2분위기에서의 어닐링 또는 플라즈마 처리가 포함될 수 있다.Next, as shown in FIG. 3C, a CVD WSix 9 is deposited to a thickness of about 50 to 500 kPa on the entire surface of the substrate including the tungsten lower electrode 8, and then Ta 2 O 5 is used as a dielectric material as shown in FIG. 3D. (14) A separate thermal process is performed to increase the dielectric properties. In this case, the thermal process may include annealing or plasma treatment in an N 2 O atmosphere, annealing or plasma treatment in an O 2 atmosphere.
이후 도 3e에 나타낸 바와 같이 상기 Ta2O5막(14)상에 캐패시터 상부전극(15)으로서 예컨대 TiN을 증착하고 마스크와 식각공정을 이용하여 패터닝하여 캐패시터를 완성한다. 상기 상부전극 물질로는 TiN 이외에도 W, WNx등을 사용할 수 있다.3E, for example, TiN is deposited on the Ta 2 O 5 film 14 as the capacitor upper electrode 15 and patterned using a mask and an etching process to complete the capacitor. In addition to TiN, W, WNx, or the like may be used as the upper electrode material.
도 4는 본 발명의 다른 실시예로서 폴리실리콘 플러그(2)위에 상기와 같은 캐패시터 구조를 형성한 예를 나타낸 것이다.4 shows an example in which the above capacitor structure is formed on the polysilicon plug 2 as another embodiment of the present invention.
반도체 소자의 캐패시터에 Ta2O5이외에 BZT, PZT, Y1(SBT)등의 높은 유전상수를 갖는 재료를 사용할 경우에도 본 발명에 의한 텅스텐 전극을 적용할 수 있다. 이들 물질에 대해서도 상,하부전극의 제료는 매우 중요하며, 특히 전극재료와 유전층과의 계면반응은 최대한 억제되어야 하고 우수한 층덮임성을 요구한다.The tungsten electrode according to the present invention can also be applied to a capacitor having a high dielectric constant such as BZT, PZT, Y1 (SBT) in addition to Ta 2 O 5 as a capacitor of a semiconductor device. For these materials, the material of the upper and lower electrodes is very important. In particular, the interfacial reaction between the electrode material and the dielectric layer should be suppressed as much as possible and requires excellent layer covering properties.
현재 연구되고 있는 Pt, RuO2는 화학적 안정성이 매우 뛰어나기 때문에 유전층과의 계면특성이 우수한 반면, 식각이 매우 어려우며 층덮임성이 우수한 CVD방법으로 제조하는데 어려움이 있다. 그리고, 스퍼터 TiN은 유전층과의 계면 안정성 및 층덮임성이 불량하다. 반면에 WF6을 이용하여 CVD로 제조된 텅스텐 박막은 반응성 이온식각(RIE; reactive ion etching)에 문제가 없으며 층덮임성이 우수할 뿐만 아니라 유전층과의 계면을 안정적으로 유지할 수 있다. 따라서 고유전 물질을 사용한 반도체소자의 신뢰성을 향상시킬 수 있으며, 공정 단계의 축소 및 공정의 단순화에기인한 제조원가의 감소효과가 대단히 크다.Pt and RuO 2, which are currently being studied, have excellent chemical stability and have excellent interfacial properties with dielectric layers. However, Pt and RuO 2 are difficult to etch and have difficulty in manufacturing by CVD. In addition, sputter TiN has poor interface stability and layer covering property with the dielectric layer. On the other hand, the tungsten thin film manufactured by CVD using WF 6 has no problem of reactive ion etching (RIE), has excellent layer covering property, and can stably maintain the interface with the dielectric layer. Therefore, the reliability of the semiconductor device using the high dielectric material can be improved, and the manufacturing cost is greatly reduced due to the reduction of the process step and the simplification of the process.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
본 발명에 의한 반도체소자의 캐패시터는 우수한 전극특성이 다른 전극재료보다 월등히 뛰어난 텅스텐을 전극으로 사용하므로 소자의 저장능력과 동작속도를 향상시키며, CVD-W은 100%에 가까운 층덮임성을 나타내기 때문에 실린더 또는 트렌치구조와 MPS(metastable polysilicon)구조 등의 복잡한 캐패시터 구조에서도 뛰어난 도포성을 나타낸다. 따라서 캐패시터의 전극면적을 최대로 할 수 있기 때문에 캐패시터 용량을 더욱 증대시킬 수 있으며, 텅스텐막은 기존에 금속배선으로 많이 사용되던 박막인 만큼 건식식각 및 CMP등의 공정적용에도 문제가 없어 후속공정의 제약을 상당히 감소시킬 수 있다. 또한, 이러한 텅스텐의 열산화를 방지하기 위하여 그 상부에 텅스텐 실리사이드를 형성함으로써, 이러한 텅스텐 하부전극을 이용한 캐패시터의 성능 저하를 방지하도록 하였다.The capacitor of the semiconductor device according to the present invention improves the storage capacity and the operating speed of the device by using tungsten, which has excellent electrode characteristics superior to other electrode materials, and improves the storage capacity and operation speed of the device. Excellent applicability is also achieved in complex capacitor structures such as cylinder or trench structures and metstable polysilicon (MPS) structures. Therefore, it is possible to maximize the capacitance of the capacitor because the electrode area of the capacitor can be maximized.Tungsten film is a thin film that has been used for metal wiring in the past. Can be significantly reduced. In addition, in order to prevent thermal oxidation of tungsten, a tungsten silicide is formed on the upper portion of the tungsten to prevent performance degradation of the capacitor using the tungsten lower electrode.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061070A KR100322839B1 (en) | 1998-12-30 | 1998-12-30 | Method of fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061070A KR100322839B1 (en) | 1998-12-30 | 1998-12-30 | Method of fabricating capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044571A KR20000044571A (en) | 2000-07-15 |
| KR100322839B1 true KR100322839B1 (en) | 2002-05-09 |
Family
ID=19567826
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061070A KR100322839B1 (en) | 1998-12-30 | 1998-12-30 | Method of fabricating capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100322839B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054141A (en) * | 1995-12-30 | 1997-07-31 | 문정환 | Self-Aligned Stack Capacitor Structure of Semiconductor Device and Formation Method |
-
1998
- 1998-12-30 KR KR1019980061070A patent/KR100322839B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054141A (en) * | 1995-12-30 | 1997-07-31 | 문정환 | Self-Aligned Stack Capacitor Structure of Semiconductor Device and Formation Method |
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| Publication number | Publication date |
|---|---|
| KR20000044571A (en) | 2000-07-15 |
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