KR100300046B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 산화물 세라믹 축전지의 MIM(metal-insulator-metal)구조를 제조하는데 있어 하부 금속전극의 신뢰성을 향상시키기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for improving reliability of a lower metal electrode in manufacturing a metal-insulator-metal (MIM) structure of an oxide ceramic storage battery. .
일반적으로, 산화물 세라믹(BST, PZT 계열의 고유전체)을 사용한 MIM구조의 반도체소자는 하부 금속전극물질로 백금(Pt)을 사용하는데, 이때 접촉플러그 물질인 폴리실리콘과 하부 금속전극물질인 백금 사이에 형성되는 금속질화물(TiN,TaN··등) 실리사이드 배리어층이 후속 산화물 세라믹 유전체 형성공정의 고온 산소분위기에서 부도체 산화물로 변화되므로, 유전체 고유의 우수한 특성을 얻을 수 있는 고온에서 유전체 형성공정을 진행할 수 없게 된다.In general, a MIM structure semiconductor device using an oxide ceramic (BST, PZT series high-k dielectric) uses platinum (Pt) as a lower metal electrode material, wherein a contact plug material between polysilicon and a lower metal electrode material platinum is used. Since the metal nitride (TiN, TaN, etc.) silicide barrier layer formed on the substrate is changed from the high temperature oxygen atmosphere in the subsequent oxide ceramic dielectric formation process to the insulator oxide, the dielectric formation process is performed at a high temperature to obtain excellent dielectric properties. It becomes impossible.
또한, 하부 금속전극물질인 백금이 층간절연막에 대한 접착력이 매우 떨어지므로, 하부전극의 옆면으로부터의 산화경로를 배제하기 위하여 시도되는 매몰된 플러그의 전극구조를 형성할 수 없게 된다.Also, since platinum, the lower metal electrode material, has a very poor adhesion to the interlayer insulating film, it is impossible to form the electrode structure of the buried plug, which is attempted to exclude the oxidation path from the side surface of the lower electrode.
상기한 바와같은 문제점들을 해결하기 위하여 텍사스 인스트루먼트 사로부터 제시된 종래 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a method for manufacturing a conventional semiconductor device presented by Texas Instruments Inc. to solve the problems described above is as follows.
도1은 종래 반도체소자의 구조를 보인 단면도로서, 이와같은 구조를 갖는 반도체소자의 제조방법은 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막(1)의 일부를 식각하여 콘택홀을 형성하는 단계와; 그 콘택홀의 내부에 폴리실리콘(2)을 형성한 다음 에치백(etch-back)하여 폴리실리콘(2)을 콘택홀에 매립하는 단계와; 그 콘택홀에 매립되도록 폴리실리콘(2)의 상부에 Ti-실리사이드(3)를 형성하는 단계와; 그 Ti-실리사이드(3)의 상부에 TiAlN막(4)을 증착한 다음 콘택홀을 완전히 채우도록 화학기계적 연마공정(chemical mechanical polishing : CMP)을 수행하는 단계와; 그 TiAlN막(4) 및 상기 산화막(1)의 상부에 소정넓이로 TiAlN막(5) 및 백금 하부전극(6)을 형성하는 단계와; 그 백금 하부전극(6) 및 산화막(1)의 상부에 유전막(7)을 형성하는 단계와; 그 유전막(7)의 상부에 백금 상부전극(8)을 형성하는 단계로 이루어진다. 이하, 상기한 바와같은 종래 반도체소자의 제조방법을 좀더 상세히 설명한다.1 is a cross-sectional view showing a structure of a conventional semiconductor device, in which a method of manufacturing a semiconductor device having such a structure forms a contact hole by etching a portion of the oxide film 1 deposited on the semiconductor wafer through a photolithography process. Steps; Forming polysilicon (2) in the contact hole and then etching back to embed the polysilicon (2) in the contact hole; Forming Ti-silicide (3) on top of the polysilicon (2) so as to be embedded in the contact hole; Depositing a TiAlN film 4 on the Ti-silicide 3 and then performing a chemical mechanical polishing (CMP) to completely fill the contact holes; Forming a TiAlN film (5) and a platinum lower electrode (6) with a predetermined width on the TiAlN film (4) and the oxide film (1); Forming a dielectric film (7) on top of the platinum lower electrode (6) and the oxide film (1); A platinum upper electrode 8 is formed on the dielectric film 7. Hereinafter, a method of manufacturing a conventional semiconductor device as described above will be described in more detail.
먼저, 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막(1)의 일부를 식각하여 콘택홀을 형성한다.First, a portion of the oxide film 1 deposited on the semiconductor wafer is etched through a photolithography process to form a contact hole.
그리고, 콘택홀의 내부에 폴리실리콘(2)을 형성한 다음 에치백하여 폴리실리콘(2)을 콘택홀에 매립한다. 이때, 폴리실리콘(2)은 접촉플러그 물질이다.Then, the polysilicon 2 is formed inside the contact hole and then etched back to bury the polysilicon 2 in the contact hole. At this time, the polysilicon 2 is a contact plug material.
그리고, 콘택홀에 매립되도록 폴리실리콘(2)의 상부에 Ti-실리사이드(3)를 형성한다. 이때, Ti-실리사이드(3)는 폴리실리콘(2)의 상부에 Ti층을 형성한 다음 열처리를 통해 폴리실리콘(2)과 Ti층을 반응시켜 형성한다.Then, Ti-silicide 3 is formed on the polysilicon 2 so as to be filled in the contact hole. At this time, the Ti-silicide (3) is formed by forming a Ti layer on top of the polysilicon (2) and then reacting the polysilicon (2) and the Ti layer through heat treatment.
그리고, Ti-실리사이드(3)의 상부에 TiAlN막(4)을 증착한 다음 콘택홀을 완전히 채우도록 화학기계적 연마공정을 수행한다. 이때, 화학기계적 연마공정을 통해 상기 산화막(1)과 콘택홀에 채워진 TiAlN막(4)의 단차가 완전히 평탄화된다.Then, a TiAlN film 4 is deposited on the Ti-silicide 3, and then a chemical mechanical polishing process is performed to completely fill the contact hole. At this time, the step between the oxide film 1 and the TiAlN film 4 filled in the contact hole is completely flattened by a chemical mechanical polishing process.
그리고, TiAlN막(4) 및 상기 산화막(1)의 상부에 소정넓이로 TiAlN막(5) 및 백금 하부전극(6)을 형성한다. 이때, TiAlN막(5)은 약 30Å의 두께로 증착하며, TiAlN막(5) 및 백금 하부전극(6)은 TiAlN막(4) 및 산화막(1)의 상부전면에 도포하고, 백금 하부전극(6)의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트를 형성한 다음 포토레지스트가 형성되지 않은 영역의 백금 하부전극(6) 및 TiAlN막(5)을 식각하여 형성한다.A TiAlN film 5 and a platinum lower electrode 6 are formed on the TiAlN film 4 and the oxide film 1 in a predetermined width. At this time, the TiAlN film 5 is deposited to a thickness of about 30 GPa, and the TiAlN film 5 and the platinum lower electrode 6 are applied to the upper surfaces of the TiAlN film 4 and the oxide film 1, and the platinum lower electrode ( The photoresist is formed on the upper portion of the upper portion 6) rather than the width of the contact hole, and then the platinum lower electrode 6 and the TiAlN film 5 in the region where the photoresist is not formed are etched.
그리고, 백금 하부전극(6) 및 산화막(1)의 상부에 유전막(7)을 형성한다. 이때, 유전막(7)은 고유전체인 BST를 500℃의 산소분위기에서 형성한 다음 550℃의 산소분위기에서 열처리하여 형성한다.The dielectric film 7 is formed on the platinum lower electrode 6 and the oxide film 1. At this time, the dielectric film 7 is formed by forming BST, which is a high dielectric material, in an oxygen atmosphere at 500 ° C. and then heat-treating it in an oxygen atmosphere at 550 ° C.
그리고, 유전막(7)의 상부에 백금 상부전극(8)을 형성한다.Then, a platinum upper electrode 8 is formed on the dielectric film 7.
한편, 상기 TiAlN막(5)은 금속산화물 중에서 내산화성이 뛰어난 특성을 지니고 있으며, 측면으로부터 TiAlN막(5)의 산화가 발생한다고 해도 30Å정도의 두께로 형성되므로, 부피팽창에 의한 백금 하부전극(6)의 스트레스(stress)를 완화할 수 있다.On the other hand, the TiAlN film 5 has excellent oxidation resistance among the metal oxides, and even if oxidation of the TiAlN film 5 occurs from the side surface, the TiAlN film 5 is formed to a thickness of about 30 kV, so that the platinum lower electrode due to volume expansion ( The stress of 6) can be alleviated.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 어느정도의 온도에서는 TiAlN막을 통해 배리어층의 산화를 억제할 수 있지만, 보다 고온에서 유전막을 형성하게 되면 그 TiAlN막과 산화막이 반응하여 산화되므로, 고온공정의 한계를 갖는 문제점이 있었다.However, the conventional method of manufacturing a semiconductor device as described above can suppress oxidation of the barrier layer through the TiAlN film at a certain temperature. However, when the dielectric film is formed at a higher temperature, the TiAlN film and the oxide film react to be oxidized. There was a problem with the limitations of the process.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 고온공정의 한계를 극복하여 유전막의 특성을 향상시키고, MIM구조의 하부 금속전극의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 있다.The present invention has been made to solve the above problems, an object of the present invention is to overcome the limitations of the high temperature process to improve the characteristics of the dielectric film, semiconductor device capable of improving the reliability of the lower metal electrode of the MIM structure To provide a method of manufacturing.
도1은 종래 반도체소자의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a conventional semiconductor device.
도2는 본 발명의 일 실시예에 따른 반도체소자 제조방법의 일부를 보인 수순단면도.Figure 2 is a cross-sectional view showing a part of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
도3은 본 발명의 일 실시예를 따라 제조된 반도체소자의 구조를 보인 단면도.Figure 3 is a cross-sectional view showing the structure of a semiconductor device manufactured according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11:산화막12:폴리실리콘11: oxide film 12: polysilicon
13:실리사이드14:금속질화물 배리어층13: silicide 14: metal nitride barrier layer
14':산화된 금속질화물 배리어층15:금속 배리어층14 ': oxidized metal nitride barrier layer 15: metal barrier layer
16:에치백 마스크층17:하부전극16: etching back mask layer 17: lower electrode
18:유전막19:상부전극18: dielectric film 19: upper electrode
상기한 바와같은 본 발명의 목적은 사진식각공정을 통해 반도체웨이퍼의 상부에 증착된 산화막의 일부를 식각하여 콘택홀을 형성한 다음 상기 콘택홀의 내부에 폴리실리콘을 형성하고, 에치백하여 폴리실리콘을 콘택홀에 매립하는 단계와; 상기 콘택홀에 매립되도록 폴리실리콘의 상부에 실리사이드를 형성한 다음 상기 실리사이드, 콘택홀의 측벽 및 산화막의 상부에 금속질화물 배리어층을 형성하는 단계와; 상기 금속질화물 배리어층의 상부에 금속 배리어층을 형성하는 단계와; 상기 금속 배리어층의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층을 형성한 다음 상기 산화막의 상부에 형성된 금속질화물 배리어층이 노출될 때까지 에치백하는 단계와; 상기 콘택홀에 잔존하는 에치백 마스크층을 제거하는 단계와; 노출된 금속질화물 배리어층을 저온 플라즈마 양극산화공정을 통해 산화시키는 단계와; 상기 콘택홀 및 산화된 금속질화물 배리어층의 상부에 하부전극을 형성한 다음 사진식각공정을 통해 패터닝하는 단계와; 상기 하부전극의 상부에 순차적으로 유전막 및 상부전극을 형성하는 단계로 이루어짐으로써 달성되는 것으로, 도2a 내지 도2c의 본 발명의 일 실시예에 따른 반도체소자 제조방법의 일부를 보인 수순단면도와 도3의 본 발명의 일 실시예를 따라 제조된 반도체소자의 구조를 보인 단면도를 참조하여 상세히 설명하면 다음과 같다.An object of the present invention as described above is to form a contact hole by etching a portion of the oxide film deposited on the upper portion of the semiconductor wafer through a photolithography process, and then to form polysilicon inside the contact hole, etched back to polysilicon Buried in the contact hole; Forming a silicide on top of the polysilicon so as to be embedded in the contact hole, and then forming a metal nitride barrier layer on the silicide, the sidewall of the contact hole, and the oxide film; Forming a metal barrier layer on top of the metal nitride barrier layer; Forming an etch back mask layer so as to completely fill the contact hole on the metal barrier layer, and then etching back until the metal nitride barrier layer formed on the oxide layer is exposed; Removing an etch back mask layer remaining in the contact hole; Oxidizing the exposed metal nitride barrier layer through a low temperature plasma anodization process; Forming a lower electrode on the contact hole and the oxidized metal nitride barrier layer and patterning the same through a photolithography process; It is achieved by sequentially forming a dielectric film and the upper electrode on the lower electrode, a cross-sectional view showing a portion of the semiconductor device manufacturing method according to an embodiment of the present invention of Figures 2a to 2c When described in detail with reference to a cross-sectional view showing a structure of a semiconductor device manufactured according to an embodiment of the present invention.
반도체웨이퍼의 상부에 증착된 산화막(11)의 일부를 식각하여 콘택홀을 형성한 다음 그 콘택홀의 내부에 폴리실리콘(12)을 형성하고, 에치백하여 폴리실리콘(12)을 콘택홀에 매립하는 단계와; 그 콘택홀에 매립되도록 폴리실리콘(12)의 상부에 실리사이드(13)를 형성한 다음 그 실리사이드(13), 콘택홀의 측벽 및 산화막(12)의 상부에 금속질화물 배리어층(14)을 형성하는 단계와; 그 금속질화물 배리어층(14)의 상부에 금속 배리어층(15)을 형성하는 단계와; 그 금속 배리어층(15)의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층(16)을 형성하는 단계(도2a)와; 그 에치백 마스크층(16) 및 금속 배리어층(15)을 에치백하여 상기 산화막(11)의 상부에 형성된 금속질화물 배리어층(14)을 노출시키는 단계(도2b)와; 상기 콘택홀에 잔존하는 에치백 마스크층(16)을 제거하는 단계(도2c)와; 저온 플라즈마 양극산화 공정을 수행하여 노출된 금속질화물 배리어층(14)을 산화시키는 단계와; 상기 콘택홀 및 산화된 금속질화물 배리어층(14')의 상부에 하부전극(17)을 형성한 다음 사진식각공정을 통해 패터닝하는 단계와; 상기 하부전극(17)의 상부에 순차적으로 유전막(18) 및 상부전극(19)을 형성하는 단계(도3)로 이루어진다. 이하, 상기한 바와같은 본 발명의 일 실시예를 좀더 상세히 설명한다.A portion of the oxide film 11 deposited on the semiconductor wafer is etched to form a contact hole, and then a polysilicon 12 is formed inside the contact hole and etched back to bury the polysilicon 12 in the contact hole. Steps; Forming a silicide 13 on top of the polysilicon 12 so as to be buried in the contact hole, and then forming a metal nitride barrier layer 14 on the silicide 13, the sidewalls of the contact hole, and the oxide film 12 Wow; Forming a metal barrier layer (15) on top of the metal nitride barrier layer (14); Forming an etch back mask layer 16 so that the contact hole is completely filled over the metal barrier layer 15 (FIG. 2A); Etching the etch back mask layer 16 and the metal barrier layer 15 to expose the metal nitride barrier layer 14 formed on the oxide film 11 (FIG. 2B); Removing the etch back mask layer 16 remaining in the contact hole (FIG. 2C); Performing a low temperature plasma anodization process to oxidize the exposed metal nitride barrier layer 14; Forming a lower electrode 17 on the contact hole and the oxidized metal nitride barrier layer 14 'and then patterning the same through a photolithography process; The dielectric layer 18 and the upper electrode 19 are sequentially formed on the lower electrode 17 (FIG. 3). Hereinafter, an embodiment of the present invention as described above will be described in more detail.
먼저, 반도체웨이퍼의 상부에 증착된 산화막(11)의 일부를 식각하여 콘택홀을 형성한 다음 그 콘택홀의 내부에 폴리실리콘(12)을 형성하고, 에치백하여 폴리실리콘(12)을 콘택홀에 매립한다. 이때, 폴리실리콘(12)은 접촉플러그 물질이다.First, a portion of the oxide film 11 deposited on the semiconductor wafer is etched to form a contact hole, and then a polysilicon 12 is formed inside the contact hole, and then etched back to attach the polysilicon 12 to the contact hole. Landfill At this time, the polysilicon 12 is a contact plug material.
그리고, 콘택홀에 매립되도록 폴리실리콘(12)의 상부에 실리사이드(13)를 형성한 다음 그 실리사이드(13), 콘택홀의 측벽 및 산화막(12)의 상부에 금속질화물 배리어층(14)을 형성한다. 이때, 금속질화물 배리어층(14)은 TiN막 또는 TaN막을 증착하여 형성한다.Then, the silicide 13 is formed on the polysilicon 12 so as to be filled in the contact hole, and then the metal nitride barrier layer 14 is formed on the silicide 13, the sidewalls of the contact hole, and the oxide film 12. . In this case, the metal nitride barrier layer 14 is formed by depositing a TiN film or a TaN film.
그리고, 금속질화물 배리어층(14)의 상부에 금속 배리어층(15)을 형성한다. 이때, 금속 배리어층(15)은 Ru막 또는 Ir막을 증착하여 형성하며, 금속질화물 배리어층(14)의 산화를 방지한다.Then, the metal barrier layer 15 is formed on the metal nitride barrier layer 14. At this time, the metal barrier layer 15 is formed by depositing a Ru film or an Ir film, and prevents oxidation of the metal nitride barrier layer 14.
그리고, 도2a에 도시한 바와같이 금속 배리어층(15)의 상부에 콘택홀이 완전히 채워지도록 에치백 마스크층(16)을 형성한다. 이때, 에치백 마스크층(16)은 SiO2막 또는 알루미늄막을 증착하여 형성하며, 후속 에치백 공정에서 콘택홀의 내부에 형성된 금속 배리어층(15)의 식각을 방지한다.As shown in FIG. 2A, the etch back mask layer 16 is formed to completely fill the contact hole on the metal barrier layer 15. In this case, the etch back mask layer 16 is formed by depositing an SiO 2 film or an aluminum film, and prevents etching of the metal barrier layer 15 formed inside the contact hole in a subsequent etch back process.
그리고, 도2b에 도시한 바와같이 에치백 마스크층(16) 및 금속 배리어층(15)을 에치백하여 상기 산화막(11)의 상부에 형성된 금속질화물 배리어층(14)을 노출시킨다. 이때, 에치백공정은 금속 배리어층(15)과 금속질화물 배리어층(14)의 식각선택비를 이용하여 에치백 마스크층(16) 및 금속 배리어층(15)만을 제거한다.As shown in FIG. 2B, the etch back mask layer 16 and the metal barrier layer 15 are etched back to expose the metal nitride barrier layer 14 formed on the oxide film 11. In this case, the etch back process removes only the etch back mask layer 16 and the metal barrier layer 15 by using an etching selectivity between the metal barrier layer 15 and the metal nitride barrier layer 14.
그리고, 도2c에 도시한 바와같이 콘택홀에 잔존하는 에치백 마스크층(16)을 제거한다. 이때, 에치백 마스크층(16)이 SiO2막일 경우는 HF 또는 플라즈마공정을 통해 제거하고, 알루미늄막일 경우는 플라즈마공정을 통해 제거한다.As shown in FIG. 2C, the etch back mask layer 16 remaining in the contact hole is removed. In this case, when the etch back mask layer 16 is a SiO 2 film, the etch back mask layer 16 is removed through a HF or a plasma process, and when the etch back mask layer 16 is an aluminum film, a plasma process is performed.
그리고, 저온 플라즈마 양극산화 공정을 수행하여 노출된 금속질화물 배리어층(14)을 산화시킨다. 이때, 저온 플라즈마 양극산화 공정은 뚜렷한 방향성으로 인해 노출된 박막의 금속질화물 배리어층(14)만을 산화시킬 수 있다.In addition, a low temperature plasma anodization process is performed to oxidize the exposed metal nitride barrier layer 14. In this case, the low temperature plasma anodization process may oxidize only the metal nitride barrier layer 14 of the exposed thin film due to the distinct directionality.
그리고, 콘택홀 및 산화된 금속질화물 배리어층(14')의 상부에 하부전극(17)을 형성한 다음 사진식각공정을 통해 패터닝한다. 이때, 산화된 금속질화물 배리어층(14')은 하부전극(17) 물질로 사용되는 Pt와 강력한 접착성을 지니게 된다.The lower electrode 17 is formed on the contact hole and the oxidized metal nitride barrier layer 14 ′, and then patterned through a photolithography process. In this case, the oxidized metal nitride barrier layer 14 ′ has strong adhesion with Pt used as the material of the lower electrode 17.
그리고, 도3에 도시한 바와같이 하부전극(17)의 상부에 순차적으로 유전막(18) 및 상부전극(19)을 형성한다.As shown in FIG. 3, the dielectric film 18 and the upper electrode 19 are sequentially formed on the lower electrode 17.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 하부전극의 증착에 앞서서 양극산화공정을 통해 산화된 금속질화물 배리어층을 형성함에 따라 산화된 금속질화물 배리어층이 하부전극 물질인 Pt와 강력한 접착성을 지니게 됨과 아울러 후속공정인 하부전극, 유전막의 형성을 통한 열처리공정에서 산화를 방지할 수 있는 효과가 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, the oxidized metal nitride barrier layer is strongly adhered to Pt, which is the lower electrode material, as the oxidized metal nitride barrier layer is formed through an anodization process prior to the deposition of the lower electrode. In addition to having sex, there is an effect that can prevent oxidation in the heat treatment process through the formation of a lower electrode, a dielectric film, which is a subsequent process.
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