KR100474989B1 - Manufacturing method of capacitor with barrier layer for semiconductor device - Google Patents

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Abstract

장벽층(barrier layer)을 이용한 반도체 장치의 커패시터(capacitor) 형성 방법을 개시한다. 본 발명은, 반도체 기판 상에 콘택홀(contact hole)을 가지는 절연층 패턴을 형성하고, 콘택홀 내에 장벽층을 형성한다. 이후에 장벽층 상에 콘택홀을 채우는 제1하부 전극층을 형성한다. 연후에 제1하부 전극층 및 장벽층을 패터닝하여 콘택홀 내에 한정되는 제1하부 전극 및 장벽층 패턴을 형성한다. 제1하부 전극을 마스크로 장벽층 패턴의 콘택홀의 내측벽면에 잔존하는 테일(tail) 부분을 식각하여 제1하부 전극의 주위에 홈을 형성하고, 홈을 채워 하부의 장벽층 패턴을 차폐하고 제1하부 전극 상을 뒤덮는 제2하부 전극층을 형성한다. 이와 같이 하여 제1하부 전극 및 제2하부 전극으로 이루어지는 하부 전극을 설정한다. 다음에 하부 전극 상에 유전층을 형성하고 유전층 상에 상부 전극을 형성한다. A method of forming a capacitor of a semiconductor device using a barrier layer is disclosed. According to the present invention, an insulating layer pattern having a contact hole is formed on a semiconductor substrate, and a barrier layer is formed in the contact hole. Thereafter, a first lower electrode layer filling the contact hole is formed on the barrier layer. Afterwards, the first lower electrode layer and the barrier layer are patterned to form a first lower electrode and barrier layer pattern defined in the contact hole. The tail portion remaining on the inner wall surface of the contact hole of the barrier layer pattern is etched using the first lower electrode as a mask to form a groove around the first lower electrode, and the groove is filled to shield the lower barrier layer pattern. A second lower electrode layer covering the lower electrode is formed. In this way, a lower electrode composed of the first lower electrode and the second lower electrode is set. Next, a dielectric layer is formed on the lower electrode and an upper electrode is formed on the dielectric layer.

Description

장벽층을 이용한 반도체 장치의 커패시터 형성 방법{Manufacturing method of capacitor with barrier layer for semiconductor device}Capacitor Formation Method of Semiconductor Device Using Barrier Layer {Manufacturing method of capacitor with barrier layer for semiconductor device}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 장벽층(barrier layer)을 이용한 커패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a capacitor using a barrier layer.

반도체 장치가 고집적화됨에 따라 커패시터(capacitor)의 정전 용량의 증대가 요구되고 있다. 이러한 커패시터의 정전 용량을 증대시키는 방법으로는 커패시터의 하부 전극의 형태를 변화시키거나, 유전층을 고유전율을 가지는 물질로 형성하는 방법이 제안되고 있다. 상기 고유전율을 가지는 물질로는 BST(BaSrTiO3), TaO 및 TiO 등과 같은 물질을 이용하는 방법이 제안되고 있다. 이러한 고유전율의 물질로 형성된 고유전막은 커패시터의 전극으로 일반적으로 이용되는 불순물이 도핑(doping)된 실리콘 전극과 반응성이 있어, 그 계면에서 산화층을 형성하는 것과 같은 문제점을 일으킬 수 있다. 새로운 물질로 형성되는 전극의 개발이 요구되고 있다.As semiconductor devices are highly integrated, an increase in capacitance of a capacitor is required. As a method of increasing the capacitance of the capacitor, a method of changing the shape of the lower electrode of the capacitor or forming the dielectric layer with a material having a high dielectric constant has been proposed. As a material having a high dielectric constant, a method using a material such as BST (BaSrTiO 3 ), TaO, TiO, or the like has been proposed. The high dielectric film formed of such a high dielectric constant material is reactive with a silicon electrode doped with impurities generally used as an electrode of a capacitor, which may cause problems such as forming an oxide layer at an interface thereof. There is a need for development of electrodes formed of new materials.

상기한 새로운 물질로 백금(Pt) 등이 대두되고 있다. 그러나, 상기 백금 등으로 이루어진 전극 또한 실리콘(Si)과의 반응성이 있으므로 그 전극의 하부에 장벽층을 도입하는 방법이 제안되고 있다. 상기한 장벽층으로는 질화 티타늄(TiN)층 및 질화 텅스텐(WN)층과 같은 질화 금속층이 제안되고 있다. Platinum (Pt) or the like is emerging as the new material. However, since the electrode made of platinum or the like is also reactive with silicon (Si), a method of introducing a barrier layer under the electrode has been proposed. As the barrier layer, a metal nitride layer such as a titanium nitride (TiN) layer and a tungsten nitride (WN) layer has been proposed.

도 1은 종래의 커패시터 형성 방법의 문제점을 설명하기 위해서 도시한 단면도이다. 1 is a cross-sectional view illustrating a problem of a conventional capacitor forming method.

구체적으로, 종래의 커패시터 형성 방법은, 반도체 기판(10) 상에 반도체 기판(10)의 표면을 노출시키는 콘택홀(contact hole)을 가지는 절연층 패턴(20)을 형성하고, 상기 노출되는 반도체 기판(10) 상에 플러그(plug;27)를 형성한다. 이후에 상기 플러그 상에 상기 콘택홀을 채우는 장벽층 패턴(30)을 형성한다. 이후에 상기 장벽층 패턴(30) 상에 하부 전극(40)을 형성하고 유전층(50) 및 상부 전극(60)을 형성한다. Specifically, in the conventional capacitor formation method, the insulating layer pattern 20 having a contact hole for exposing a surface of the semiconductor substrate 10 is formed on the semiconductor substrate 10, and the exposed semiconductor substrate is formed. A plug 27 is formed on the 10. Thereafter, a barrier layer pattern 30 is formed on the plug to fill the contact hole. Thereafter, a lower electrode 40 is formed on the barrier layer pattern 30, and a dielectric layer 50 and an upper electrode 60 are formed.

이때, 상기 장벽층 패턴(30)이 고유전물질을 이용하여 상기 유전층(50)을 형성하는 단계에서 요구되는 산화 분위기에 노출될 수 있다. 예컨대, 상기 하부 전극(40)을 형성하는 패터닝(patterning) 단계에서 미스 얼라인(misalign)이 발생하면, A에서와 같이 상기 장벽층 패턴(30)이 노출된다. 이에 따라 상기 장벽층 패턴(30)의 표면이 상기 유전층(50)에 접촉되거나, 유전층(50)을 형성하는 데 이용되는 산화 분위기에 노출된다. 이렇게 되면, 상기 산화 분위기, 즉, 고온의 산화 분위기에 의해 장벽층(50)이 산화될 수 있고, 또한 상기 장벽층(50)의 하부의 상기 플러그(27)와의 계면에서 산화층(도시되지 않음)이 형성될 수 있다. 이러한 장벽층(50)의 산화 및 상기 계면에서의 산화층의 형성은 하부 전극(40)으로의 전하 전도도(charge conductivity)를 감소시키거나, 기생 커패시터의 발생을 일으킬 수 있다. 따라서 커패시터의 정전 용량의 감소를 발생시킬 수 있다.In this case, the barrier layer pattern 30 may be exposed to an oxidizing atmosphere required for forming the dielectric layer 50 using a high dielectric material. For example, when misalignment occurs in the patterning step of forming the lower electrode 40, the barrier layer pattern 30 is exposed as in A. Accordingly, the surface of the barrier layer pattern 30 is in contact with the dielectric layer 50 or exposed to the oxidizing atmosphere used to form the dielectric layer 50. In this case, the barrier layer 50 may be oxidized by the oxidizing atmosphere, that is, a high temperature oxidizing atmosphere, and an oxide layer (not shown) at the interface with the plug 27 below the barrier layer 50. This can be formed. Oxidation of the barrier layer 50 and formation of an oxide layer at the interface may reduce charge conductivity to the lower electrode 40 or may cause parasitic capacitors to be generated. Therefore, the capacitance of the capacitor can be reduced.

이와 같은 문제점을 해결하기 위해서, 상기 하부 전극(40) 및 장벽층(50)의 고온 내산화성의 증대가 요구되고 있다. 특히, 상기 산화는 상기 장벽층(50)과 그 하부의 계면에서 대부분 발생하므로 장벽층(50)의 산화를 방지하는 것이 요구되고 있다. 그러나, 장벽층(50)의 내산화성을 증가시키기 위해서는 보다 높은 내산화성을 가지는 새로운 물질을 이용하여 상기 장벽층(50)을 형성하여야 하나, 대부분의 내산화성 물질은 그 비저항이 높다. 따라서, 그 비저항이 낮고 내산화성이 보다 높은 새로운 물질을 장벽층(50)으로 이용하는 방법의 개발이 용이하지 않다.In order to solve such a problem, it is required to increase the high temperature oxidation resistance of the lower electrode 40 and the barrier layer 50. In particular, since the oxidation occurs mostly at the interface between the barrier layer 50 and the lower portion thereof, it is required to prevent the oxidation of the barrier layer 50. However, in order to increase the oxidation resistance of the barrier layer 50, the barrier layer 50 must be formed using a new material having higher oxidation resistance, but most of the oxidation resistant materials have high resistivity. Therefore, it is not easy to develop a method of using a new material having low specific resistance and higher oxidation resistance as the barrier layer 50.

본 발명이 이루고자 하는 기술적 과제는 장벽층의 산화를 구조적으로 방지하여 전극의 전도도의 감소를 방지하며 기생 커패시터의 발생을 억제할 수 있는 커패시터 형성 방법을 제공하는 데 있다.An object of the present invention is to provide a method for forming a capacitor that can structurally prevent the oxidation of the barrier layer to prevent a decrease in conductivity of the electrode and can suppress the generation of parasitic capacitors.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 콘택홀을 가지는 절연층 패턴을 형성한다. 이후에 상기 절연층 패턴 상에 상기 콘택홀을 매몰하며 상기 반도체 기판에 연결되고 상기 콘택홀을 채우는 부분의 표면 높이가 상기 절연막 패턴의 표면 높이 보다 낮은 장벽층을 형성한다. 이때, 상기 장벽층은 TiN층, WN층, TiSiN층, TaSiN층, TiWN층 및 그 다중층과 같은 질화 금속층을 이용하여 형성된다. 이때, 상기 장벽층은 스퍼터링 방법을 이용하여 형성된다. 또는 콜리메이터를 이용하는 스퍼터링 방법을 이용한다. 더하여 금속 이온화 증착법을 이용하여 형성될 수 있다. 연후에 상기 장벽층 상에 상기 콘택홀을 채우는 제1하부 전극층을 형성한다. 이때, 상기 제1하부 전극층은 Pt층, Ru층, Tr층 및 그 다중층과 같은 금속층을 이용한다. 다음에 상기 제1하부 전극층 및 장벽층을 패터닝하여 상기 콘택홀 내에 한정되는 제1하부 전극 및 장벽층 패턴을 형성한다. 이때, 상기 제1하부 전극 및 장벽층 패턴은 상기 제1하부 전극층 상에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 마스크로 상기 제1하부 전극층 및 장벽층을 식각하여 형성된다. 또한 상기 제1하부 전극층의 전면을 에치 백 또는 화학적 기계적 연마 방법을 이용하여 상기 절연층 패턴의 표면이 노출될 때까지 평탄화하는 방법으로 상기 제1하부 전극 및 장벽층 패턴을 형성할 수 있다. 이어서, 상기 절연층 패턴 및 상기 제1하부 전극 상을 뒤덮는 제2하부 전극층을 형성한다. 이때, 상기 제2하부 전극층을 형성하기 이전에 상기 제1하부 전극을 마스크로 상기 콘택홀의 내측벽면에 잔존하는 상기 장벽층 패턴의 테일부를 제거하여 제1하부 전극의 주위에 홈을 형성한다. 이렇게 되면 상기 제2하부 전극층은 이러한 홈을 매몰하며 형성된다. 이후에, 상기 제2하부 전극층을 패터닝하여 제2하부 전극을 형성하여 상기 제1하부 전극 및 제2하부 전극으로 이루어지는 하부 전극을 형성한다. 다음에, 상기 하부 전극 상에 유전층을 형성하고 상기 유전층 상에 상부 전극을 순차적으로 형성한다.In order to achieve the above technical problem, the present invention forms an insulating layer pattern having a contact hole on a semiconductor substrate. Thereafter, the contact hole is buried on the insulating layer pattern to form a barrier layer having a surface height of a portion connected to the semiconductor substrate and filling the contact hole lower than the surface height of the insulating layer pattern. In this case, the barrier layer is formed using a metal nitride layer such as a TiN layer, a WN layer, a TiSiN layer, a TaSiN layer, a TiWN layer, and a multilayer thereof. In this case, the barrier layer is formed using a sputtering method. Or a sputtering method using a collimator. In addition, it may be formed using a metal ionization deposition method. After the formation of the first lower electrode layer filling the contact hole on the barrier layer. In this case, the first lower electrode layer uses a metal layer such as a Pt layer, a Ru layer, a Tr layer, and a multilayer thereof. Next, the first lower electrode layer and the barrier layer are patterned to form a first lower electrode and a barrier layer pattern defined in the contact hole. In this case, the first lower electrode and the barrier layer pattern are formed by forming a photoresist pattern on the first lower electrode layer and etching the first lower electrode layer and the barrier layer using the photoresist pattern as a mask. In addition, the first lower electrode and the barrier layer pattern may be formed by planarizing the entire surface of the first lower electrode layer until the surface of the insulating layer pattern is exposed using an etch back or chemical mechanical polishing method. Subsequently, a second lower electrode layer covering the insulating layer pattern and the first lower electrode is formed. In this case, before forming the second lower electrode layer, the tail portion of the barrier layer pattern remaining on the inner wall surface of the contact hole is removed using the first lower electrode as a mask to form a groove around the first lower electrode. In this case, the second lower electrode layer is formed while the groove is buried. Subsequently, the second lower electrode layer is patterned to form a second lower electrode to form a lower electrode including the first lower electrode and the second lower electrode. Next, a dielectric layer is formed on the lower electrode, and an upper electrode is sequentially formed on the dielectric layer.

본 발명에 따르면, 상기 장벽층 패턴이 상기 유전층을 형성하는 데 요구되는 고온의 산화 분위기에 노출되는 것을 방지할 수 있어 상기 장벽층이 산화되거나 또는 상기 장벽층의 하부에 산화층이 형성되는 것을 방지할 수 있다. 따라서 상기 하부 전극으로의 전하 전도도가 감소하는 것을 방지할 수 있고, 기생 커패시터의 발생을 억제할 수 있다.According to the present invention, it is possible to prevent the barrier layer pattern from being exposed to the high temperature oxidizing atmosphere required to form the dielectric layer, thereby preventing the barrier layer from being oxidized or forming an oxide layer under the barrier layer. Can be. Therefore, it is possible to prevent the decrease in the charge conductivity to the lower electrode and to suppress the generation of parasitic capacitors.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 내지 도 6은 본 발명의 실시예에 의한 커패시터 형성 방법을 설명하기 위하여 도시한 단면도들이다.2 to 6 are cross-sectional views illustrating a capacitor forming method according to an embodiment of the present invention.

도 2는 반도체 기판(100)에 연결되는 장벽층((300) 및 제1하부 전극층(400)을 형성하는 단계를 나타낸다.2 illustrates a step of forming a barrier layer 300 and a first lower electrode layer 400 connected to the semiconductor substrate 100.

먼저, 반도체 기판(100) 상에 절연층을 형성한다. 이후에 상기 절연층을 패터닝하여, 상기 반도체 기판(100)의 표면을 노출시키는 콘택홀을 가지는 절연층 패턴(200)을 형성한다. 이후에, 상기 절연층 패턴(200) 상에 상기 콘택홀을 매몰하는 장벽층(300)을 내산화층, 예컨대 TiN층, WN층, TiSiN층, TaSiN층 및 TiWN층 등과 같은 질화 금속층을 이용하여 형성한다. 또는 상기 질화 금속층의 다중층으로 형성한다. 이때, 상기 콘택홀을 매몰하는 상기 장벽층(300)의 부분의 표면 높이가 상기 절연층 패턴(200)의 표면 높이 보다 낮도록 상기 장벽층(300)을 형성한다. 이는, 이후에 상기 장벽층(300)을 패터닝하여 형성하는 장벽층 패턴을 상기 콘택홀 내에 한정하여, 그 이후의 유전층을 형성하는 데 요구되는 고온의 산화 분위기에 노출되지 않도록 실링(sealing)하기 위해서이다. 보다 상세한 설명은 이후에 상술한다. First, an insulating layer is formed on the semiconductor substrate 100. Thereafter, the insulating layer is patterned to form an insulating layer pattern 200 having a contact hole exposing a surface of the semiconductor substrate 100. Subsequently, the barrier layer 300 for embedding the contact hole on the insulating layer pattern 200 is formed using a metal nitride layer such as an oxide layer, for example, a TiN layer, a WN layer, a TiSiN layer, a TaSiN layer, and a TiWN layer. do. Or multiple layers of the metal nitride layer. In this case, the barrier layer 300 is formed such that the surface height of the portion of the barrier layer 300 to bury the contact hole is lower than the surface height of the insulating layer pattern 200. In order to seal the barrier layer pattern formed by patterning the barrier layer 300 in the contact hole, the sealing layer is not exposed to the high temperature oxidizing atmosphere required to form the dielectric layer thereafter. to be. A more detailed description will be given later.

또한, 상기 장벽층(300)은 상기 콘택홀의 내측벽면에 잘 증착되지 않으며 상기 콘택홀을 채울 수 있는 방법, 예컨대 스퍼터링(sputtering) 방법으로 형성된다. 또는 콜리메이터(collimator)를 이용한 스퍼터링 방법과 같은 콜리메이트 프로세스(collimated process)를 이용하거나 금속을 이온화 시켜 증착하는 금속 이온화 증착법을 이용하여 형성된다. 이와 같이 하면, 상기 콘택홀의 내측벽면에 상기 장벽층(300)이 증착되어 형성되는 테일부(tail part;B)가 형성되지 않거나 얇게 형성된다. 이때, 상기 테일부(B)의 두께가 두꺼울 경우에는 이후에 상기 테일부(B)를 제거하는 공정을 추가로 수행한다. 예컨대, 습식 식각 방법과 같은 등방성 식각 방법을 이용하여 상기 테일부(B)를 제거하는 공정을 추가로 수행할 수 있다.In addition, the barrier layer 300 is not deposited on the inner wall surface of the contact hole and is formed by a method capable of filling the contact hole, for example, a sputtering method. Alternatively, the method may be formed by using a collimated process such as a sputtering method using a collimator or by using a metal ionization deposition method which deposits by ionizing a metal. In this case, a tail part B formed by depositing the barrier layer 300 on the inner wall surface of the contact hole is not formed or is thinly formed. In this case, when the thickness of the tail part B is thick, a process of removing the tail part B is further performed. For example, a process of removing the tail part B may be further performed using an isotropic etching method such as a wet etching method.

덧붙여, 상기 장벽층(300)의 하부에 불순물이 포함된 실리콘층으로 이루어지는 플러그(plug;270)를 먼저 형성할 수 있다. 이후에, 상기 장벽층(300) 상에 도전층, 예컨대 Pt층, Ru층 및 Tr층과 같은 금속층을 이용하여 제1하부 전극층(400)을 형성한다. 이때, 상기 금속층은 콜리메이터를 이용하는 스퍼터링 방법과 같은 스퍼터링 방법이나 금속 이온화 증착 방법과 같은 방향성을 가지는 증착 방법을 이용하여 형성된다. In addition, a plug 270 made of a silicon layer containing impurities may be formed first under the barrier layer 300. Thereafter, the first lower electrode layer 400 is formed on the barrier layer 300 by using a conductive layer such as a metal layer such as a Pt layer, a Ru layer, and a Tr layer. In this case, the metal layer is formed using a sputtering method such as a sputtering method using a collimator or a deposition method having a directionality such as a metal ionization deposition method.

도 3은 제1하부 전극(450) 및 장벽층 패턴(350)을 형성하는 단계를 나타낸다.3 illustrates a step of forming the first lower electrode 450 and the barrier layer pattern 350.

구체적으로, 제1하부 전극층(400) 상에 상기 콘택홀을 채우는 제1하부 전극층(400) 상의 일부를 차폐하고 나머지 부분, 즉, 상기 절연층 패턴(400) 상에 존재하는 상기 제1하부 전극층(400)을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후에 상기 포토레지스트 패턴을 마스크로 상기 제1하부 전극층(400)의 노출된 표면을 식각한다. 이때, 건식 식각 방법 또는 습식 식각 방법을 이용한다. 계속하여, 상기 제1하부 전극층(400)의 노출되는 부분이 식각 되어 제거되며 노출되는 장벽층(300)의 일부를 식각한다. 이와 같이 하여 제1하부 전극층(400) 및 장벽층(300)을 상기 콘택홀 내에서만 존재하도록 한정된 제1하부 전극(450) 및 장벽층 패턴(350)을 형성한다.Specifically, a part of the first lower electrode layer 400 filling the contact hole on the first lower electrode layer 400 and shielding a part of the first lower electrode layer 400, that is, the first lower electrode layer existing on the insulating layer pattern 400, is disposed. A photoresist pattern (not shown) that exposes 400 is formed. Thereafter, the exposed surface of the first lower electrode layer 400 is etched using the photoresist pattern as a mask. At this time, a dry etching method or a wet etching method is used. Subsequently, an exposed portion of the first lower electrode layer 400 is etched and removed to etch a portion of the exposed barrier layer 300. In this manner, the first lower electrode 450 and the barrier layer pattern 350 may be formed such that the first lower electrode layer 400 and the barrier layer 300 exist only in the contact hole.

또는, 상기 제1하부 전극층(400)의 전면을 에치 백(etch-back)한다. 상기 에치 백이 진행되어 상기 장벽층(300)의 표면이 노출되면, 상기 장벽층(300)의 표면 또한 제거되도록 에치 백을 계속 진행한다. 이후, 상기 절연층 패턴(200)의 표면이 노출될 때까지 상기 에치 백을 계속 진행하여 상기 제1하부 전극층(400) 및 상기 장벽층(300)이 상기 콘택홀 내에 한정되어 제1하부 전극(450) 및 장벽층 패턴(350)이 형성된다.Alternatively, an entire surface of the first lower electrode layer 400 is etched back. When the etch back proceeds to expose the surface of the barrier layer 300, the etch back continues to remove the surface of the barrier layer 300. Subsequently, the etch back is continued until the surface of the insulating layer pattern 200 is exposed, so that the first lower electrode layer 400 and the barrier layer 300 are defined in the contact hole so that the first lower electrode ( 450 and barrier layer pattern 350 are formed.

또는, 상기 제1하부 전극층(400)의 전면을 화학적 기계적 연마(chemical mechanical polishing) 방법을 이용하여 평탄화한다. 이때, 상기 절연층 패턴(200)의 표면이 노출될 때까지 상기 화학적 기계적 연마를 계속 진행하여, 상기 콘택홀 내에 상기 제1하부 전극층(400) 및 장벽층(300)이 한정되도록 한다. 이와 같은 방법들을 이용하여 상기 콘택홀 내에 한정되는 제1하부 전극(450) 및 장벽층 패턴(350)을 형성한다.Alternatively, the entire surface of the first lower electrode layer 400 may be planarized by chemical mechanical polishing. In this case, the chemical mechanical polishing is continued until the surface of the insulating layer pattern 200 is exposed, so that the first lower electrode layer 400 and the barrier layer 300 are defined in the contact hole. By using the above methods, the first lower electrode 450 and the barrier layer pattern 350 defined in the contact hole are formed.

이와 같이, 상기 장벽층 패턴(350)의 표면 높이를 상기 절연층 패턴(200)의 표면 높이에 비해 낮은 높이를 갖도록 장벽층 패턴(350)을 형성하고 상기 장벽층 패턴(350) 상에 제1하부 전극(450)을 형성함으로써, 상기 장벽층 패턴(350)의 표면을 실링(sealing)할 수 있다. 상기 장벽층 패턴(350)이 상기 제1하부 전극(450)에 의해서 실링 됨으로써, 이후의 유전층을 형성하는 단계에서 요구되는 산화 분위기에 노출되지 않는다. 따라서, 상기 장벽층 패턴(350)이 산화되거나 그 하부의 플러그(270)와의 계면에서 산화층(도시되지 않음)이 형성되는 것을 방지할 수 있다.As such, the barrier layer pattern 350 is formed to have a surface height of the barrier layer pattern 350 lower than that of the insulating layer pattern 200, and a first layer is formed on the barrier layer pattern 350. By forming the lower electrode 450, the surface of the barrier layer pattern 350 may be sealed. The barrier layer pattern 350 is sealed by the first lower electrode 450 so that the barrier layer pattern 350 is not exposed to the oxidizing atmosphere required in the subsequent formation of the dielectric layer. Therefore, it is possible to prevent the barrier layer pattern 350 from being oxidized or forming an oxide layer (not shown) at an interface with the plug 270 below.

도 4는 테일부(B)를 제거하여 홈(370)을 형성하는 단계를 나타낸다. 4 illustrates a step of removing the tail portion B to form the groove 370.

장벽층 패턴(350)이 형성된 이후에도 장벽층(300)의 테일부(B)가 패터닝 공정 중에서 제거되지 않고 잔존할 수 있다. 이와 같이 잔존하는 테일부(B)는 이후의 유전층을 형성하는 단계에서 산화 분위기에 노출되어 상기 장벽층 패턴(350)을 산화시키는 통로가 될 수 있다. 즉, 유전층을 고유전율 물질, 예컨대, PZT(PbZrTiO3), BST(BaSrTiO3), TaO 및 TiO 등과 같은 물질을 이용하여 형성할 때 요구되는 산화 분위기에 노출되어 산소와 같은 산화 반응을 일으킬 수 있는 물질이 상기 테일부(B)에 침투될 수 있다. 이렇게 침투된 상기 산소는 상기 테일부)B)를 통해 상기 장벽층 패턴(350)으로 확산(diffusion)되어 상기 장벽층 패턴(350)을 산화시키거나 상기 플러그(270)와의 계면에 산화층을 형성할 수 있다.Even after the barrier layer pattern 350 is formed, the tail portion B of the barrier layer 300 may remain without being removed during the patterning process. As such, the remaining tail portion B may be a passage for oxidizing the barrier layer pattern 350 by being exposed to an oxidizing atmosphere in the subsequent formation of the dielectric layer. That is, the dielectric layer may be exposed to an oxidizing atmosphere required when a dielectric layer is formed using a material having a high dielectric constant such as PZT (PbZrTiO 3 ), BST (BaSrTiO 3 ), TaO, and TiO, to cause an oxidation reaction such as oxygen Material can penetrate the tail portion (B). The oxygen penetrated is diffused to the barrier layer pattern 350 through the tail part B) to oxidize the barrier layer pattern 350 or form an oxide layer at an interface with the plug 270. Can be.

따라서, 제1하부 전극(450)에 의한 상기 장벽층 패턴(350)의 표면의 실링을 보다 더 안정적으로 하기 위해서, 상기 제1하부 전극(450)을 마스크로 상기 장벽층 패턴(350)의 테일부(B)를 식각한다. 이때, 상기 장벽층 패턴(350)과 상기 제1하부 전극(450), 예컨대 Pt층, Ru층 및 Tr층과 같은 금속층으로 이루어진 제1하부 전극(450)은 일반적으로 식각율의 차이가 있다. 따라서 상기 식각율의 차이를 이용하여 상기 테일부(B)를 습식 식각 방법을 이용하여 제거한다. 예컨대, 과수(H2O2), 황산(H2SO4) 등을 포함하는 화학 용액을 이용하여 상기 테일부(B)를 식각하여 제거한다. 따라서, 상기 테일부(B)가 식각되어 제거됨에 따라 상기 제1하부 전극(450)의 주위로 홈(370)이 형성된다.Accordingly, in order to more stably seal the surface of the barrier layer pattern 350 by the first lower electrode 450, the first lower electrode 450 may be used as a mask to seal the surface of the barrier layer pattern 350. A part (B) is etched. In this case, the barrier layer pattern 350 and the first lower electrode 450, for example, the first lower electrode 450 formed of a metal layer such as a Pt layer, a Ru layer, and a Tr layer, have a difference in etching rate. Therefore, the tail part B is removed using a wet etching method using the difference in the etching rate. For example, the tail part B is etched and removed using a chemical solution including fruit water (H 2 O 2 ), sulfuric acid (H 2 SO 4 ), and the like. Accordingly, as the tail part B is etched and removed, a groove 370 is formed around the first lower electrode 450.

도 5는 제1하부 전극(450) 상에 제2하부 전극(470)을 형성하는 단계를 나타낸다.5 illustrates forming a second lower electrode 470 on the first lower electrode 450.

먼저, 상기 절연층 패턴(200) 상에 콜리메이터를 이용하는 스퍼터링 방법 등과 같은 방향성을 가지는 증착 방법을 이용하여, 상기 홈(370)을 채우는 제2하부 전극층을 형성한다. 상기 제2하부 전극층으로는 Pt층, Ru층 및 Tr층과 같은 금속층을 이용한다. 이후에 상기 제2하부 전극층 상에 포토레지스트 패턴과 같은 식각 저지층 패턴(도시되지 않음)을 형성하고, 상기 식각 저지층 패턴을 마스크로 상기 제2하부 전극층을 식각하여 상기 장벽층 패턴(350)을 완전히 실링하는 제2하부 전극(450)을 형성한다. First, a second lower electrode layer filling the groove 370 is formed on the insulating layer pattern 200 by using a deposition method having a directivity such as a sputtering method using a collimator. As the second lower electrode layer, a metal layer such as a Pt layer, a Ru layer, and a Tr layer is used. Subsequently, an etch stop layer pattern (not shown), such as a photoresist pattern, is formed on the second lower electrode layer, and the second lower electrode layer is etched using the etch stop layer pattern as a mask to form the barrier layer pattern 350. To form a second lower electrode 450 to completely seal the.

이때, 상기 식각 저지층 패턴을 형성할 때 미스얼라인이 발생하더라도, 상기 홈(370)을 채우는 상기 제2하부 전극층의 일부에 의해서 상기 도 1의 A에서 도시한 바와 같은 장벽층 패턴(350)이 노출되는 것을 방지할 수 있다. 따라서, 상기 장벽층 패턴(350)이 이후의 유전층을 형성하는 단계에서 요구되는 산화 분위기에서 산화되는 것을 방지할 수 있다. 또한, 상기 홈(370)이 상기 제2하부 전극층으로 채우지는 채움 특성을 보다 높이기 위해서 상기 제2하부 전극(470)을 형성한 이후, 산화 분위기가 아닌 분위기, 예컨대, 환원성 분위기에서 600℃ 내지 900℃의 온도 조건으로 상기 제2하부 전극(470)을 어닐링(annealing) 처리를 더 수행할 수 있다. 상기 열처리는 상기 채움 특성을 높일 뿐만 아니라 제2하부 전극(470)의 내산화성을 보다 더 증대시키는 효과도 발생시킨다. 또한 제1하부 전극(450)의 내산화성을 보다 더 증대시킨다. 이와 같이 하여 상기 제1하부 전극(450) 및 제2하부 전극(470)을 포함하여 이루어지는 하부 전극(450, 470)을 형성한다.In this case, even when a misalignment occurs when the etching stop layer pattern is formed, the barrier layer pattern 350 as shown in FIG. 1A is formed by a part of the second lower electrode layer filling the groove 370. This can be prevented from being exposed. Thus, the barrier layer pattern 350 may be prevented from being oxidized in the oxidizing atmosphere required in the subsequent step of forming the dielectric layer. In addition, after the second lower electrode 470 is formed to further increase the filling property of the groove 370 filled with the second lower electrode layer, 600 ° C. to 900 in an atmosphere other than an oxidizing atmosphere, for example, a reducing atmosphere. The second lower electrode 470 may be further annealed at a temperature condition of ° C. The heat treatment not only enhances the filling property but also increases the oxidation resistance of the second lower electrode 470. In addition, the oxidation resistance of the first lower electrode 450 is further increased. In this way, the lower electrodes 450 and 470 including the first lower electrode 450 and the second lower electrode 470 are formed.

도 6은 하부 전극(450, 470) 상에 유전층(500) 및 상부 전극(600)을 형성하는 단계를 나타낸다.6 illustrates forming a dielectric layer 500 and an upper electrode 600 on the lower electrodes 450 and 470.

먼저, 상기 하부 전극(450, 470) 상에, 즉, 제2하부 전극(470) 상에 고유전율 물질, 예컨대, PZT(PbZrTiO3), BST(BaSrTiO3), TaO 및 TiO 등과 같은 물질을 이용하여 유전층(500)형성한다. 예컨대, 대략 400℃ 내지 500℃ 정도의 고온의 산화 분위기에서 상기 고유전율 물질을 증착하거나, 저온 공정으로 증착한 후 산화 분위기에서 대략 500℃ 내지 700℃ 정도의 온도 조건에서 고온 열처리를 행하여 유전층(500)을 형성한다.First, a high dielectric constant material such as PZT (PbZrTiO 3 ), BST (BaSrTiO 3 ), TaO, TiO, or the like is used on the lower electrodes 450 and 470, that is, on the second lower electrode 470. To form a dielectric layer 500. For example, the high-k dielectric material may be deposited in an oxidizing atmosphere having a high temperature of about 400 ° C. to 500 ° C., or deposited by a low temperature process, and then subjected to a high temperature heat treatment at a temperature of about 500 ° C. to 700 ° C. in an oxidizing atmosphere to obtain the dielectric layer 500 ).

이때, 도 1에 도시한 종래의 커패시터 형성 방법과는 달리 상기 장벽층 패턴(350)이 상기 하부 전극(450)에 의해 실링(sealing)되어 상기 산화 분위기에 노출되지 않으므로, 상기 장벽층 패턴(350)의 산화를 방지할 수 있다. 또한, 상기 장벽층 패턴(350)과 그 하부의 플러그(270)의 계면에서의 산화층의 형성을 방지할 수 있다. 따라서, 상기 장벽층 패턴(350)의 산화와 상기 계면에서의 산화층의 형성에 기인하는 상기 하부 전극(450, 470)으로의 전하 전도도의 감소를 방지할 수 있고, 기생 커패시터의 발생을 방지할 수 있다. 이후에, 상기 유전층(500) 상에 도전층, 예컨대, Pt층, Ru층 및 Tr층 등과 같은 금속층을 형성하고 패터닝하여 상부 전극(600)을 형성한다.In this case, unlike the conventional capacitor forming method illustrated in FIG. 1, since the barrier layer pattern 350 is sealed by the lower electrode 450 and is not exposed to the oxidizing atmosphere, the barrier layer pattern 350 Oxidation can be prevented. In addition, it is possible to prevent the formation of an oxide layer at the interface between the barrier layer pattern 350 and the plug 270 below. Therefore, reduction of charge conductivity to the lower electrodes 450 and 470 due to oxidation of the barrier layer pattern 350 and formation of an oxide layer at the interface can be prevented, and generation of parasitic capacitors can be prevented. have. Thereafter, a conductive layer, for example, a metal layer such as a Pt layer, a Ru layer, and a Tr layer, is formed and patterned on the dielectric layer 500 to form the upper electrode 600.

이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 반도체 기판을 절연시키는 절연층 패턴의 콘택홀 내에 한정된 장벽층 패턴을 형성하고 상기 장벽층 패턴을 하부 전극으로 실링함으로써 연후의 유전층 형성 단계에서 도입되는 산화 분위기에 장벽층 패턴을 노출시키지 않도록 한다. 따라서 상기 장벽층 패턴의 상기 산화 분위기에 노출됨으로써 발생하는 장벽층 패턴의 산화 및 그 하부의 계면에서 형성되는 산화층의 발생을 방지할 수 있다. 따라서 하부 전극으로의 전하 전도도의 감소를 방지할 수 있고, 또한 기생 커패시터의 발생을 억제할 수 있다.According to the present invention described above, by forming a barrier layer pattern defined in the contact hole of the insulating layer pattern to insulate the semiconductor substrate and sealing the barrier layer pattern with the lower electrode, the barrier layer pattern to the oxidizing atmosphere introduced in the subsequent dielectric layer forming step Do not expose it. Therefore, it is possible to prevent the oxidation of the barrier layer pattern generated by exposure to the oxidizing atmosphere of the barrier layer pattern and the generation of the oxide layer formed at the interface below. Therefore, the reduction of the charge conductivity to the lower electrode can be prevented, and the generation of parasitic capacitor can be suppressed.

도 1은 종래의 커패시터 형성 방법의 문제점을 설명하기 위해서 도시한 단면도이다.1 is a cross-sectional view illustrating a problem of a conventional capacitor forming method.

도 2 내지 도 6은 본 발명의 커패시터 형성 방법을 설명하기 위해서 도시한 단면도들이다.2 to 6 are cross-sectional views illustrating a method of forming a capacitor of the present invention.

Claims (9)

반도체 기판 상에 콘택홀을 가지는 절연층 패턴을 형성하는 단계;Forming an insulating layer pattern having a contact hole on the semiconductor substrate; 상기 절연층 패턴 상에 상기 콘택홀을 채우는 부분의 표면 높이가 상기 절연막 패턴의 표면 높이 보다 낮은 장벽층을 형성하는 단계;Forming a barrier layer on the insulating layer pattern, wherein the surface height of the portion filling the contact hole is lower than the surface height of the insulating layer pattern; 상기 장벽층 상에 상기 콘택홀을 채우는 제1하부 전극층을 형성하는 단계;Forming a first lower electrode layer filling the contact hole on the barrier layer; 상기 제1하부 전극층 및 장벽층을 패터닝하여 상기 콘택홀 내에 한정되는 제1하부 전극 및 장벽층 패턴을 형성하는 단계;Patterning the first lower electrode layer and the barrier layer to form a first lower electrode and barrier layer pattern defined in the contact hole; 상기 제1하부 전극을 마스크로 상기 장벽층 패턴의 상기 콘택홀의 내측벽면에 잔존하는 테일(tail) 부분을 식각하여 제1하부 전극의 주위에 홈을 형성하는 단계;Etching a tail portion remaining on an inner wall surface of the contact hole of the barrier layer pattern using the first lower electrode as a mask to form a groove around the first lower electrode; 상기 홈을 채워 하부의 상기 장벽층 패턴을 차폐하고 상기 제1하부 전극 상을 뒤덮는 제2하부 전극층을 형성하는 단계;Filling the groove to shield the barrier layer pattern below and forming a second lower electrode layer covering the first lower electrode; 상기 제2하부 전극층을 패터닝하여 제2하부 전극을 형성하여 상기 제1하부 전극 및 제2하부 전극으로 이루어지는 하부 전극을 형성하는 단계;Patterning the second lower electrode layer to form a second lower electrode to form a lower electrode comprising the first lower electrode and the second lower electrode; 상기 하부 전극 상에 유전층을 형성하는 단계; 및Forming a dielectric layer on the lower electrode; And 상기 유전층 상에 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.And forming an upper electrode on the dielectric layer. 제1항에 있어서, 상기 장벽층은 TiN층, WN층, TiSiN층, TaSiN층, TiWN층 및 그 다중층으로 이루어지는 일군의 질화 금속층에서 선택된 어느 하나의 질화 금속층으로 형성되는 것을 특징으로 반도체 장치의 커패시터 형성 방법.The semiconductor device of claim 1, wherein the barrier layer is formed of any one metal nitride layer selected from a group of metal nitride layers including a TiN layer, a WN layer, a TiSiN layer, a TaSiN layer, a TiWN layer, and a multilayer thereof. How to form a capacitor. 제1항에 있어서, 상기 장벽층은 스퍼터링 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.The method of claim 1, wherein the barrier layer is formed using a sputtering method. 제3항에 있어서, 상기 스퍼터링 방법은 콜리메이터를 이용하는 스퍼터링 방법인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.The method for forming a capacitor of a semiconductor device according to claim 3, wherein the sputtering method is a sputtering method using a collimator. 제1항에 있어서, 상기 장벽층은 금속 이온화 증착법을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.The method of claim 1, wherein the barrier layer is formed using a metal ionization deposition method. 제1항에 있어서, 상기 제1하부 전극층은 Pt층, Ru층, Tr층 및 그 다중층으로 이루어지는 일군의 금속층에서 선택된 어느 하나의 금속층으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.The method of claim 1, wherein the first lower electrode layer is formed of any one metal layer selected from a group of metal layers including a Pt layer, a Ru layer, a Tr layer, and a multilayer thereof. 제1항에 있어서, 상기 제1하부 전극층을 형성하는 단계 이후에The method of claim 1, wherein after forming the first lower electrode layer 상기 제1하부 전극층을 600℃ 내지 900℃의 온도 조건에서 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.And heat-treating the first lower electrode layer under a temperature condition of 600 ° C to 900 ° C. 제1항에 있어서, 제1하부 전극 및 장벽층 패턴을 형성하는 단계는The method of claim 1, wherein the forming of the first lower electrode and the barrier layer pattern is performed. 상기 제1하부 전극층 상에 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the first lower electrode layer; And 상기 포토레지스트 패턴을 마스크로 상기 제1하부 전극층 및 장벽층을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.And etching the first lower electrode layer and the barrier layer by using the photoresist pattern as a mask. 제1항에 있어서, 상기 제1하부 전극 및 장벽층을 형성하는 단계는The method of claim 1, wherein the forming of the first lower electrode and the barrier layer is performed. 상기 제1하부 전극층의 전면을 에치 백 또는 화학적 기계적 연마 방법을 이용하여 상기 절연층 패턴의 표면이 노출될 때까지 평탄화하는 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.And planarizing the entire surface of the first lower electrode layer until the surface of the insulating layer pattern is exposed by using an etch back or chemical mechanical polishing method.
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